IP コア

C 呼び出し可能ライブラリの HDL IP コアは、Vivado® ツールを使用してパッケージする必要があります。この IP コアは、Vivado ツールの IP リポジトリまたは別のディレクトリに含めることができます。ライブラリが使用されるときに該当する IP コアがハードウェア システムにインスタンシエートされます。

『Vivado Design Suite ユーザー ガイド : IP を使用した設計』 (UG896) に説明されているように、Vivado Design Suite で IP をパッケージする必要があります。Vivado IP パッケージャー ツールでは､HDL、その他のソース ファイル、および IEEE-1685 IP-XACT 規格に準拠した IP 定義ファイル (component.xml) のディレクトリ構造が作成されます。また、パッケージャーでは Vivado Design Suite で必要なディレクトリおよびそのディレクトリに含まれるファイルを含んだアーカイブ ZIPファイルも作成されます。

IP では AXI4、AXI4-Lite、および AXI4 Stream インターフェイスをエクスポートできます。IP 制御レジスタは、アドレス オフセット 0x0 に存在している必要があり、次の 2 つの異なるタスク プロトコルをサポートできます。
  1. 'none' - 制御レジスタは定数値 0x6 に接続する必要があります。これで、全データが AXI4-Stream インターフェイスを介して、またはAXI-Lite バスを使用したメモリ マップド レジスタに対する同期読み出しまたは書き込みを介して同期された状態で、コアが電源投入後に続けて実行されるようになります。
  2. 'axilite' - 制御レジスタは、Vivado HLS で生成される IP の axilite 制御インターフェイスに一致する次の仕様に従っている必要があります。
制御信号は通常は簡単に判別できます。ap_start 信号で IP 実行が開始され、ap_done 信号で IP のタスクの完了が示され、ap_ready 信号で IP を開始できることが示されます。ap_ctrl_hs 定義の詳細は､Vivado の高位合成に関する資料を参照してください。
// 0x00 : Control signals

// bit 0 - ap_start (Read/Write/COH)

// bit 1 - ap_done (Read/COR)

// bit 2 - ap_idle (Read)

// bit 3 - ap_ready (Read)

// bit 7 - auto_restart (Read/Write)

// others - reserved

// (COR = Clear on Read, COH = Clear on Handshake)
重要: HDL IP を Vivado Design Suite に統合する方法の詳細は、『Vivado Design Suite ユーザー ガイド: カスタム IP の作成およびパッケージ』 (UG1118) を参照してください。