カーネルの SLR 割り当て

デザインが周波数およびリソースの両方の面から QoR (結果の品質) の要件を満たすようにするには、SLR (Super Logic Region) および DDR メモリ バンクのフロアプランが鍵となります。フロアプランでは、カーネルを異なる SLR に割り当て、FPGA リソースの使用量を最小限に抑えながら、最も近いメモリ バンクに接続します。

各 SLR に含まれるリソース量は決まっています。すべてのカーネルを 1 つの SLR に配置すると、デザインで使用可能なリソースが限られるので、パフォーマンスに影響します。カーネルを複数の SLR に分散させると、密集が緩和され、デザインを FPGA にマップしてパフォーマンスを満たしやすくなります。

デバイスのメモリ バンクではアーカイブ (DSA) をプラットフォームの複数の SLR に分散でき、SLR 間をまたぐ接続の数は制限されるので、カーネルをメモリ バンクとの接続数が最も多い SLR に配置するのが一般的です。これにより、SLR をまたぐ接続の競合が削減し、SLR をまたぐためにロジック リソースが消費されるのを回避できます。

xocc コンパイラに指示子を指定して、カーネル ロジックのハードウェア配置と特定のメモリ バンクへのマップを制御できます。