新規 Vitis HLS プロジェクトの作成

新規 Vitis HLS プロジェクトの作成 で説明するように Solution Settings ダイアログ ボックスで Vitis Kernel Flow Target を選択すると、Vitis HLS により、Vitis アプリケーション アクセラレーション フロー用のコンパイル済みカーネル オブジェクト (.xo) が生成されるようになります。

このフローは、open_solution コマンドの -flow_target オプションを使用して設定します。ソリューションを開くと、指定のフロー ターゲット (この場合は Vitis アプリケーション アクセラレーション フロー) 用に設定されています。これは、高位合成で開発された RTL IP は、『Vitis 統合ソフトウェア プラットフォームの資料』 (UG1416) のカーネル プロパティ で説明されているように、Vitis ツールおよびザイリンクス ランタイム (XRT) で定義されているカーネル要件を満たす必要があります。

config_rtl -register_reset_num=3

および

config_interface -default_slave_interface=s_axilite -m_axi_latency=64 \
-m_axi_alignment_byte_size=64 -m_axi_max_widen_bitwidth=512

config_rtl コマンドは、Vitis HLS で生成される RTL コードの特定、特に Vitis アプリケーション アクセラレーション開発フローに必要なリセットの特性を定義します。

config_interface コマンドは、ツールで割り当てられるデフォルトのインターフェイス プロトコルの特性を設定します。コードにインターフェイス プラグマがない場合は、次のインターフェイス プロトコルが適用されます。

• スカラー引数、グローバル変数、配列の制御信号、およびソフトウェア関数の戻り値には、AXI4-Lite インターフェイス (s_axilite) が割り当てられます。
• C/C++ 関数のポインター引数には、AXI4 マスター インターフェイス (m_axi) が割り当てられます。
• Vitis HLS では、メモリ アクセスをまとめてスループット帯域幅を最大にし、レイテンシを最短にするため、可能な場合はバースト トランザクションが自動的に推論されます。
• hls::stream 型を使用してソフトウェア関数引数を定義すると、AXI4-Stream (axis) ポートが使用されます。

INTERFACE プラグマまたは set_directive_interface コマンドを使用すると、関数引数にインターフェイス仕様を手動で割り当てることができます。この方法を使用すると、デフォルト インターフェイスの設定を変更して、-bundle を使用して関数引数を AXI インターフェイスにまとめたり、-max_read/write_burst_length を使用してバースト トランザクションを管理したりできます。

次の図に、Vitis HLS デザイン フローと、その入力ファイルおよび出力ファイルを示します。

Vitis HLS の入力ファイルには、次のものがあります。

• C および C++11/C++14 で記述された C 関数。Vitis HLS への主な入力です。この関数には、サブ関数の階層を含めることができます。
• RTL ブラック ボックスの内容を含む C 関数 (RTL ブラック ボックスの追加 を参照)。
• クロック周期、クロックのばらつき、およびデバイス ターゲットを指定するデザイン制約。
• 合成プロセスで特定の動作または最適化をインプリメントする指示子 (オプション)。
• 合成前に C 関数をシミュレーションし、C/RTL 協調シミュレーションを使用して RTL 出力を検証するのに必要な C テストベンチおよび関連ファイル。

C 入力ファイル、指示子、および制約は、Vitis HLS グラフィカル ユーザー インターフェイス (GUI) を使用してプロジェクトに追加するか、または コマンド ラインからの Vitis HLS の実行 に説明されているようにコマンド プロンプトから Tcl コマンドを使用して追加できます。また、Tcl スクリプトを作成してバッチ モードでコマンドを実行することもできます。

Vitis HLS の出力には、次が使用されます。

• コンパイル済みオブジェクト ファイル (.xo)。

  この出力から、Vitis アプリケーション アクセラレーション開発フローで使用するためのコンパイル済みハードウェア関数を作成できます。この出力は、Vitis HLS が Vitis ツール フローからコンパイル プロセスの一部として呼び出されたとき、またはボトムアップ フローでスタンドアロン ツールとして起動したときに生成されます。

• ハードウェア記述言語 (HDL) 形式の RTL インプリメンテーション ファイル。

  これは Vitis HLS からの主な出力です。このフローにより、Vitis ツール フローで C/C++ コードをハードウェア デザインのソースとして使用できるようになります。RTL IP は、Vitis HLS で Verilog (IEEE 1364-2001) および VHDL (IEEE 1076-2000) 標準で生成でき、Vivado Design Suite を使用してザイリンクス デバイスに合成およびインプリメントできます。

• レポート ファイル。

  シミュレーション、合成、C/RTL 協調シミュレーション、および出力生成の結果として生成されたレポート。

プロジェクトおよびソリューションを作成したら、コンフィギュレーション設定コマンド config_xxx を使用して、Vitis HLS ツールのデフォルト設定を指定できます。これらのコマンドの詳細は、コンフィギュレーション コマンド を参照してください。これらのコマンドを設定するには、Solution → Solution Settings をクリックします。現在アクティブなソリューションの Solution Settings ダイアログ ボックスが開きます。

General 設定ページで Add をクリックすると、次に示す Add Command ダイアログ ボックスが開きます。このダイアログ ボックスでは、Command でコマンドを指定し、Parameters で現在のソリューションに追加するそのコマンドのパラメーターを指定します。リストされるコマンドは、ソリューションに追加されていない使用可能な コンフィギュレーション コマンド です。表示されるパラメーターは、選択したコマンドのオプションです。

Help をクリックすると、選択したコマンドに関する情報が表示されます。

OK をクリックして現在のソリューションにコマンドを追加します。

C および C++ デザインでは、クロックは 1 つしかサポートされず、デザイン内のすべての関数に同じクロックが適用されます。

クロック周期 (ns) を指定するには、Solutions → Solutions Setting をクリックします。デフォルトのクロック周期は 10 ns です。Vitis HLS では、クロックのばらつきの概念を使用して、ユーザー定義のタイミング マージンが提供されています。デザインのクロックのばらつきも、Solutions Setting ダイアログ ボックスで指定できます。クロックのばらつきを指定しない場合、デフォルトではクロック周期の 27% に設定されます。

Vitis HLS では、クロック周波数とデバイス ターゲット情報を使用して演算のタイミングが見積もられますが、最終的なコンポーネント配置およびネット配線は判断できません。配置配線は、出力 RTL の論理合成で実行されるからです。そのため、Vitis HLS では正確な遅延は判断できません。

Vitis HLS では、次の図に示すようにクロック周期からクロックのばらつきを差し引いて、合成に使用されるクロック周期が計算されます。

これにより、ユーザー指定のマージンが使用されて、論理合成や配置配線などのダウンストリーム プロセスで操作を完了するのに十分なタイミング マージンが供給されます。FPGA のほとんどのリソースが使用されている場合、セルの配置とセルを接続するためのネットの配線が理想的なものにならないことがあり、タイミング遅延が予想外に大きくなってしまうことがあります。このような場合、タイミング マージンを増加すると、Vitis HLS で各クロック サイクルにパックされるロジックが多くなりすぎるデザインは作成されなくなり、配置配線が理想的なものでない場合でも、RTL 合成でタイミングを満たすことができるようになります。

Vitis HLS では、すべての制約 (タイミング、スループット、レイテンシ) を満たすことが試みられますが、制約を満たすことができない場合でも、Vitis HLS で常に RTL デザインが出力されます。

クロック周期により推論されたタイミング制約を満たすことができない場合、Vitis HLS で次のような SCHED-644 というメッセージが表示され、達成可能な最良のパフォーマンスのデザインが出力されます。

@W [SCHED-644] Max operation delay (<operation_name> 2.39ns) exceeds the effective 
cycle time

Vitis HLS では、特定のパスのタイミング要件が満たされない場合でも、それ以外のすべてのパスではタイミングが達成されます。これにより、ダウンストリームの論理合成でエラーのあったパスに対して、より高い最適化レベルを使用したり、特別な処理を実行することで、タイミングを満たすことができるかどうかを評価できます。

合成が終了すると、デザイン レポートが階層の各関数ごとに生成され、ソリューションのレポート フォルダーから表示できます。デザイン全体のワースト ケース タイミングは、各関数レポートにレポートされます。階層の各レポートをすべて参照する必要はありません。

タイミング違反が最適化やダウンストリーム プロセスで修正できないほど大きい場合は、より高速のテクノロジをターゲットする前に、レイテンシの指定方法およびインプリメンテーション コアを指定する方法を見直してみてください。