Vitis HLS の概要

次の図に、このコード例のスケジューリングおよびバインディングの例を示します。

int foo(char x, char a, char b, char c) {
 char y;
 y = x*a+b+c;
 return y;
}

この例のスケジューリング段階では、次の演算が各クロック サイクルで発生するようにスケジューリングされます。

• 1 番目のクロック サイクル: 乗算と 1 回目の加算
• 2 番目のクロック サイクル: 2 番目のクロック サイクルで最初の加算の結果が使用可能な場合は、2 回目の加算を実行して出力を生成

最終的なハードウェア インプリメンテーションでは、最上位関数への引数が I/O (入力および出力) ポートとしてインプリメントされます。この例では、引数は単純なデータ ポートです。各入力変数は char 型なので、入力データ ポートはすべて 8 ビット幅です。関数 return は 32 ビットの int 型なので、出力データ ポートは 32 ビット幅です。

この例の初期バインディング段階では、乗算が組み合わせ乗算器 (Mul) を使用してインプリメントされ、両方の加算が組み合わせ加減算器 (AddSub) を使用してインプリメントされています。

ターゲット バインディング段階では、乗算器と加算演算の 1 つが DSP モジュール リソースを使用してインプリメントされています。アプリケーションには多数のバイナリ乗算器およびアキュムレータを使用するものもありますが、これらは専用の DSP リソースにインプリメントするのが最適です。DSP モジュールは、FPGA アーキテクチャで使用可能な計算ブロックで、高パフォーマンスと効率的なインプリメンテーションの理想的なバランスを達成します。

次の図に、ここに示すコード例の制御ロジックの抽出と I/O ポートのインプリメンテーションを示します。

void foo(int in[3], char a, char b, char c, int out[3]) {
  int x,y;
  for(int i = 0; i < 3; i++) {
    x = in[i]; 
    y = a*x + b + c; 
    out[i] = y;
  }
}

このコード例では前の例と同じ演算が実行されますが、演算が for ループ内で実行され、関数引数のうちの 2 つが配列である点が異なります。結果のデザインでは、コードがスケジューリングされたときに for ループ内のロジックが 3 回実行されます。高位合成では C コードから制御ロジックが自動的に抽出され、RTL デザインでこれらの演算を順序付ける有限ステート マシン (FSM) が作成されます。最終的な RTL デザインでは、最上位関数の引数がポートとしてインプリメントされます。char 型のスカラー変数は標準の 8 ビット データ バス ポートにマップされます。in および out などの配列引数には、データ コレクション全体が含まれます。

高位合成では、配列はデフォルトでブロック RAM に合成されますが、FIFO、分散 RAM、個別のレジスタなどに合成することも可能です。最上位関数で配列を引数として使用すると、ブロック RAM が最上位関数外にあると想定され、データ ポート、アドレス ポート、必要なチップ イネーブルまたはライト イネーブル信号など、デザイン外のブロック RAM にアクセスするためのポートが自動的に作成されます。

FSM では、データをいつレジスタに格納するかと、I/O 制御信号のステートが制御されます。FSM は C0 ステートで開始し、次のクロックで C1 ステートに遷移し、その後 C2 ステート、C3 ステートに遷移します。そして C1 (および C2、C3) を 3 回反復してから、C0 ステートに戻ります。

b と c の加算が必要なのは 1 回だけなので、この演算は for ループ外に出され、C0 ステートに挿入されます。この加算結果は、C3 ステートに遷移するたびに再利用されます。

デザインでは in のデータが読み出され、x に格納されます。FSM の C1 で最初の要素のアドレスが生成されます。また、C1 ステートでは、C1、C2、C3 ステートを何回反復する必要があるのかを知るために、加算器がインクリメントされます。C2 ステートでは、ブロック RAM から in のデータが返され、変数 x として格納されます。

計算に必要なその他の値が a ポートから読み出され、最初の y 出力が生成されます。FSM で正しいアドレスと制御信号が生成され、この値がブロック外に格納されます。この後デザインは C1 ステートに戻り、配列/ブロック RAM の in から次の値が読み出されます。このプロセスは、すべての出力が書き込まれるまで継続されます。そして C0 ステートに戻り、b と c の次の値が読み出されて、プロセスが再度実行されます。

次の図に、前の例のコードの実行 (各クロック サイクルのステート、読み出し、計算、書き込みなど) をサイクルごとに示します。

この例のパフォーマンス メトリクスは次のとおりです。

• レイテンシ: すべての値を出力するのに 9 クロック サイクルかかります。
  注記: 出力が配列の場合、レイテンシは配列の最後の出力値までで計測されます。

• 開始間隔 (II): II は 10 なので、関数が新しい入力データのセットの読み出しを開始してから次のセットのプロセスを開始するまでに 10 クロック サイクルかかります。
  注記: 1 つの関数の実行を完了するのにかかる時間は、1 トランザクションと呼ばれます。この例では、関数が次のトランザクション用のデータを受信できるまでに 11 クロック サイクルかかります。

• ループの反復レイテンシ: 各ループ反復のレイテンシは 3 クロック サイクルです。
• ループ II: 開始間隔は 3 です。
• ループ レイテンシ: レイテンシは 9 クロック サイクルです。