デバイス バイナリのビルド

Vitis コア開発キットで使用するために C/C++ からカーネルを生成するには、標準 Vitis HLS プロセスに従いますが、カーネルは Vitis ソフトウェア プラットフォームで動作する必要があるので、標準カーネル要件 (カーネル プロパティ を参照) にも従う必要があります。まず、インターフェイスを AXI メモリ インターフェイスとして記述することが必要です。ただし、スカラー パラメーターは例外で、AXI4-Lite インターフェイスにマップされます。ここで説明する Vitis ボトムアップ フローを使用すると、標準カーネル要件を満たすため、Vitis HLS によりインターフェイス ポートが自動的に定義されます。

HLS カーネルを作成およびコンパイルする手順の概要は、次のとおりです。このプロセスのより詳細な説明は、Vitis HLS フロー資料の 新規 Vitis HLS プロジェクトの作成 を参照してください。

1. Vitis HLS を起動して統合デザイン環境 (IDE) を開き、File → New Project をクリックします。
2. New Vitis HLS Project ウィザードの Project nameでプロジェクト名を指定し、Location でプロジェクトの保存ディレクトリを指定して、Next をクリックします。
3. Add/Remove Files ページで Add Files をクリックして、カーネル ソース コードをプロジェクトに追加します。Top Function フィールドの Browse ボタンをクリックしてカーネル関数を選択し、Next をクリックします。
4. C ベース シミュレーション テストベンチがある場合は、Add Files をクリックして指定できます (オプション)。Next をクリックします。
   ヒント: Vitis HLS の資料に説明されるように、テストベンチを使用することを強くお勧めします。
5. Solution Configuration ページでは、Clock Period にカーネルのクロック周期を指定する必要があります。
   
   
6. Part Selection フィールドの参照ボタン (…) をクリックして、Device Selection Dialog ダイアログ ボックスを開きます。Boards を選択し、コンパイルしたカーネルのターゲット プラットフォームを選択します。OK をクリックしてプラットフォームを選択し、Solution Configuration ページに戻ります。
7. Solution Configuration の Flow Target の下の Vitis Kernel Flow Target ドロップダウン リストを選択し、Finish をクリックして HLS カーネル プロジェクトを作成します。
   重要: プロジェクトからザイリンクス オブジェクト (XO) ファイルを作成するには、Vitis Kernel Flow Target を選択する必要があります。

HLS プロジェクトを作成したら、Run C-Synthesis をクリックして C 合成を実行し、カーネル コードをコンパイルできます。HLS ツール フローの詳細は、Vitis HLS の資料を参照してください。

合成が完了したら、カーネルを XO ファイルとしてエクスポートし、Vitis コア開発キットで使用できます。エクスポートするには、メイン メニューから Solution → Export RTL をクリックします。

ファイル ディレクトリを指定すると、カーネルがザイリンクス オブジェクト (XO) ファイルとしてエクスポートされます。

XO ファイルは、v++ リンク プロセスの入力ファイルとして使用できます。詳細は、カーネルのリンク を参照してください。オブジェクト ファイルは、Vitis IDE プロジェクトの作成 に説明されるように、Vitis IDE のアプリケーション プロジェクトにも追加できます。

ただし、ここで説明するボトムアップ フローで作成された HLS カーネルには、Vitis アプリケーション アクセラレーション開発フローで使用する場合、制限があります。HLS カーネルを使用したアプリケーションでは、ヘッダー ファイルの依存性の重複により問題が発生するので、ソフトウェア エミュレーションはサポートされません。HLS カーネルまたは RTL カーネルのハードウェア エミュレーション フローでは、GDB デバッグはサポートされません。

デフォルトでは、リンカーによりカーネルから 1 つのハードウェア インスタンスがビルドされます。ホスト プログラムで同じカーネルが複数回実行される場合、インスタンスのデータ処理要件により、ハードウェア アクセラレータ上のカーネルを順次実行する必要があります。これは、全体的なアプリケーション パフォーマンスに影響します。カーネルのリンク段階をカスタマイズすると、1 つのカーネルに対して複数のハードウェア計算ユニットをインスタンシエートできます。これにより、ホスト プログラムでカーネルをオーバーラップさせて複数呼び出すことができ、個別の計算ユニットを実行することによりカーネルを同時実行できます。

1 つのカーネルに対して複数の CU を作成するには、リンク時に v++ 設定ファイルで connectivity.nk を使用します。設定ファイルに必要なオプションを含め、その設定ファイルを v++ コマンド ラインで --config オプションを使用して指定します (Vitis コンパイラ コマンド を参照)。

[connectivity]
#nk=<kernel name>:<number>:<cu_name>.<cu_name>...
nk=vadd:2

説明:

<kernel_name>

複数回インスタンシエートするカーネルの名前を指定します。

<number>

ハードウェアにインプリメントするカーネル インスタンス (CU) の数を指定します。

<cu_name>.<cu_name>...

指定した数のインスタンスの名前を指定します。これはオプションで、指定しない場合の CU のデフォルト名は kernel_1 です。

v++ --config vadd_config.cfg ...

上記の vadd の例では、vadd_1 および vadd_2 という名前の 2 つの vadd カーネル インスタンスが作成されます。

[connectivity]
nk=vadd:3:vadd_X.vadd_Y.vadd_Z

リンク段階では、カーネルのメモリ ポートが DDR、HBM、および PLRAM を含むメモリ リソースに接続されます。デフォルトでは、v++ リンク プロセスで xclbin ファイルが生成されるときに、すべてのカーネル メモリ インターフェイスが同じグローバル メモリ バンク (または gmem) に接続されます。そのため、メモリ バンクとデータを転送できるのは一度に 1 つのメモリ インターフェイスのみなので、カーネルのパフォーマンスはメモリ アクセスにより制限されます。

Vitis コンパイラでは CU がグローバル メモリ リソースに自動的に接続できますが、各カーネル ポート (またはインターフェイス) が接続されているグローバル メモリ バンクを手動で指定することもできます。帯域幅を最大にし、データ転送を最適化して、全体的なパフォーマンスを改善するには、カーネルとメモリを正しく接続することが重要です。デバイスに計算ユニットが 1 つしかない場合でも、入力ポートと出力ポートを別々のバンクに割り当てると、入力データと出力データに同時にアクセスできるようになるので、パフォーマンスを向上できます。

次の例は、カーネル インターフェイス コード例に基づいています。まず、カーネル引数を別々のバンドルに割り当てて使用可能なポートを増やし、それらのポートを別々のメモリ バンクに割り当てます。

1. カーネル コード内で別々バンドルにインタフェースを割り当てます。

   void cnn( int *pixel, // Input pixel
     int *weights, // Input Weight Matrix
     int *out, // Output pixel
     ... // Other input or Output ports
   		   
   #pragma HLS INTERFACE m_axi port=pixel offset=slave bundle=gmem
   #pragma HLS INTERFACE m_axi port=weights offset=slave bundle=gmem1
   #pragma HLS INTERFACE m_axi port=out offset=slave bundle=gmem
   

   メモリ インターフェイス入力 pixel と weights に、異なるバンドル名が割り当てらています。これにより、2 つのポートを別々のグローバルメモリ バンクに割り当てることができます。

   重要: bundle= で名前を指定する場合は、--connectivity.sp オプションを使用して特定のメモリ バンクに割り当てることができるように、すべて小文字を使用してください。
2. コンフィギュレーション ファイルに --connectivity.sp オプションを含め、そのコンフィギュレーション ファイルを、Vitis コンパイラ コマンド で説明されているように、v++ コマンド ラインで --config オプションを使用して指定します。
   たとえば、上記の cnn カーネルの場合は、コンフィギュレーション ファイルで connectivity.sp オプションを次のように指定します。

   [connectivity]
   #sp=<compute_unit_name>.<interface_name>:<bank name> 
   sp=cnn_1.m_axi_gmem:DDR[0]          
   sp=cnn_1.m_axi_gmem1:DDR[1]

   説明:

   • <compute_unit_name>: connectivity.nk オプションで定義されている CU のインスタンス名 (複数のカーネル インスタンスの作成 を参照)、または複数の CU が指定されていない場合は <kernel_name>_1。
   • <interface_name>: HLS INTERFACE プラグマで定義される m_axi_ と bundle 名を含むカーネル ポート名。上記の cnn カーネルの場合、ポートは m_axi_gmem および m_axi_gmem1 です。
     ヒント: ポートがバンドルの一部として指定されていない場合は、<interface_name> を m_axi_ なしで port を使用して指定します。
   • <bank_name>: バンク名。4 つの DDR バンクを含むプラットフォームの場合は DDR[0]、DDR[1]、DDR[2]、および DDR[3] となります。また、メモリを DDR[0:2] などの連続するバンク範囲として指定することもできます。この場合、実行時に XRT によってメモリ バンクが割り当てられます。

     PLRAM、HBM、HP または MIG メモリをサポートするプラットフォームもあり、その場合は PLRAM[0]、HBM[0]、HP[0] または MIG[0] を使用します。プラットフォームで使用可能なグローバル メモリ バンクに関する情報を取得するには、platforminfo を使用します。詳細は、platforminfo ユーティリティ を参照してください。

     DDR メモリ バンクと HBM メモリ バンクの両方を含むプラットフォームでは、別々の AXI インターフェイスを使用して、カーネルが異なるメモリにアクセスできるようにする必要があります。DDR および PLRAM アクセスは、1 つのポートから共有できます。

   • 重要: ホスト コードでの DDR バンクの割り当て に示すように、バンク接続のカスタマイズは、ホスト コードにも反映させる必要があります。

[connectivity]
## Syntax
##sp=<cu_name>.<interface_name>:HOST[0]
sp=cnn_1.m_axi_gmem:HOST[0]

カーネルのストリーミング データ ポートは、v++ でのリンク時に --connectivity.sc オプション オプションを使用して接続できます。このオプションは、コマンド ラインで指定するか、Vitis コンパイラ コマンド に説明されるように、--config オプションで指定した config ファイルから指定します。

プロデューサー カーネルのストリーミング出力ポートをコンシューマー カーネルのストリーミング入力ポートに接続するには、v++ コンフィギュレーション ファイルで次のように connectivity.stream_connect オプションを使用します。

[connectivity]
#stream_connect=<cu_name>.<output_port>:<cu_name>.<input_port>:[<fifo_depth>]
stream_connect=vadd_1.stream_out:vadd_2.stream_in

説明:

• <cu_name>: connectivity.nk オプションで指定される CU のインスタンス名 (複数のカーネル インスタンスの作成 を参照)。
• <output_port> または <input_port>: ストリーミング カーネルのコーディング ガイドライン または フリーランニング カーネルのコーディング ガイドライン で説明されている、プロデューサーまたはコンシューマー カーネルで定義されているストリーミング ポート。
• [:<fifo_depth>]: 2 つのストリーミング ポート間に指定した深さの FIFO を挿入して、ストールが発生しないようにします。値は整数で指定します。

現在のところ、データセンター アクセラレータ カード上のザイリンクス デバイスでは、複数の SLR (Super Logic Region) を含むスタックド シリコン デバイスを使用して、グローバル メモリを含むデバイス リソースを提供しています。最高のパフォーマンスにするには、ポートをグローバル メモリ バンクに割り当てる際、カーネル ポートのメモリへのマップ に説明されているように、CU インスタンスを接続されているグローバル メモリと同じ SLR に割り当てることをお勧めします。この場合、カーネル インスタンスまたは CU を手動でグローバル メモリと同じ SLR に割り当て、最高のパフォーマンスが得られるようにします。

CU は、コンフィギュレーション ファイルで connectivity.slr オプションを使用すると、SLR に割り当てることができます。設定ファイルの connectivity.slr オプションの構文は次のとおりです。

[connectivity]
#slr=<compute_unit_name>:<slr_ID>
slr=vadd_1:SLR2
slr=vadd_2:SLR3

説明:

• <compute_unit_name>: connectivity.nk オプションで定義されている CU のインスタンス名 (複数のカーネル インスタンスの作成 を参照)、または複数の CU が指定されていない場合は <kernel_name>_1。
• <slr_ID>: CU を割り当てる SLR 番号。SLR0、SLR1、という形式で指定します。

CU を SLR に割り当てる場合は、CU ごとに個別に指定する必要がありますが、この割り当て自体は必須ではありません。割り当てた CU が別の SLR にあるグローバル メモリに接続される場合、ツールは自動的に SLR クロッシング レジスタを挿入してタイミング クロージャを達成しやすくします。SLR が割り当てられていない場合は、v++ リンカーで自動的に CU が SLR に割り当てられます。

v++ -l --config config_slr.cfg ...

一般的に、エンベデッド プロセッサ プラットフォームおよび新しいデータセンター アクセラレータ カードでは、デバイス バイナリで複数のカーネルを異なるクロック周波数のプラットフォームに接続できます。各カーネル、またはカーネル固有のインスタンスは、指定されたクロック周波数または複数のクロックに接続でき、異なるカーネルがプラットフォームで生成された異なるクロック周波数を使用できます。

コンパイル中にカーネル周波数を指定するには、--hls.clock コマンドを使用します。これで、指定した周波数をターゲットにしたカーネルをコンパイルでき、Vitis HLS ツールを使用して指定された周波数でカーネル ロジックの検証できるようになります。これはコンパイル用のインプリメンテーション ターゲットにすぎませんが、最適化とフィードバックができます。

リンク処理中に、カーネルがプラットフォームに接続されてデバイス バイナリをビルドする場合、v++ コマンドの --clock オプション を使用してカーネルのクロック周波数を指定できます。

1. Vitis コンパイラーを使用して HLS コードをコンパイルします。RTL カーネルの場合は、手順 2 に進みます。

   v++ -c -k <krnl_name> --hls.clock freqHz:<krnl_name>

   注記: Vitis HLS カーネルがコンパイルされる頻度を変更するには、--hls.clock arg:kernelName を使用します。arg は Hz である必要があります (たとえば 250 MHz は 250000000Hz です)。
2. リンク中に、カーネル内の各クロック信号のクロック周波数またはクロック ID を次のコマンドで指定します。

   v++ -l ... --clock.freqHz <freqHz>:kernelName.ap_clk

クロック ID を指定する場合、カーネル周波数はプラットフォーム上の指定されたクロックの周波数で指定されます。クロック周波数を指定すると、プラットフォームはプラットフォーム クロックをスケーリングして、指定された周波数を作成しようとします。場合によっては、クロック周波数はある程度の近似でしか達成できないことがあります。この場合、--clock.tolerance または --clock.default_tolerance を指定して、許容範囲を示すことができます。指定されたクロック周波数を許容範囲内でスケーリングできない場合、警告メッセージが表示され、カーネルがデフォルトのクロックに接続されます。

困難なデザインでは、複数の異なるストラテジを使用して Vivado インプリメンテーションを複数回繰り返すことで、タイミング クロージャを達成できます。このトピックでは、ハードウェア ビルド (-t hw) で複数のインプリメンテーション ストラテジを同時に起動する方法と、問題のなかった実行を見つけて使用し、デバイス バイナリを生成してビルドを完了する方法について説明します。

--vivado オプション で説明されるように、--vivado.impl.strategies コマンドを使用すると、1 つのビルド パスに実行する複数のストラテジを指定できます。コマンド ラインは、次のようになります。

v++ --link -s -g -t hw --platform xilinx_zcu102_base_202010_1 -I . \
--vivado.impl.strategies "Performance_Explore,Area_Explore" -o kernel.xclbin hello.xo

上記の例の場合、Performance_Explore および Area_Explore ストラテジが Vivado ビルド内で同時に実行され、どの結果がベストなのかを確認できます。ALL を指定すると、ツール内で使用可能なすべてのストラテジを実行するようにを指定できます。

このオプションは、次の形式のコンフィギュレーション ファイルでも決定できます。

#Vivado Implementation Strategies
[vivado]
impl.strategies=Performance_Explore,Area_Explore

Vitis コンパイラは、最初に完了したタイミングを満たす実行結果を自動的に選択し、そのビルド プロセスを続行して、デバイス バイナリを生成します。ただし、すべての実行が完了するまで待機し、完了した実行からベストの結果を選択してから、ツールに続行するように指示することもできます。これには、次のように --advanced.compiler 指示子を使用する必要があります。

[advanced]
param=compiler.multiStrategiesWaitOnAllRuns=1

また、すべてのインプリメンテーション ストラテジが完了した後で、その結果を手動で確認することもできます。この後、to_step を使用して Vivado をインタラクティブに起動する方法 で説明するように、--reuse_impl オプションを使用してインプリメンテーション実行のいずれかの結果を使用します。