RTL カーネル

Vitis コード開発キットの実行モデルの要件を満たすには、RTL カーネルが カーネル プロパティ の要件に従っている必要があります。RTL カーネルには、カーネル ロジックにクロックを提供するために、少なくとも 1 つのクロック インターフェイス ポートが必要です。次の表に、さまざまなインターフェイスの要件を示します。

RTL カーネルには、1 つの割り込みがある interrupt 割り込みポートをオプションで含めることができます。ポート名は interrupt にして、アクティブ High にする必要があります。これは、制御レジスタ ブロックでグローバル割り込みイネーブル (GIE) および割り込みイネーブル レジスタ (IER) ビットの両方がアサートされるとイネーブルになります。

デフォルトでは、IER が内部 ap_done 信号を使用して、割り込みをトリガーします。さらに、割り込みは IP 割り込みステータス レジスタのビット 0 に 1 が書き込まれた場合にのみクリアされます。

このロジックは、RTL カーネル用の Verilog コードと、関連する component.xml および kernel.xml ファイルにも記述されます。kernel.xml ファイルは kernel.xo に含まれ、package_xo コマンドまたは RTL Kernel ウィザードを使用すると自動的に生成されます。

最終段階では、カーネルを Vitis コア開発キットで使用できるように、RTL IP をザイリンクス オブジェクト ファイル (XO) にパッケージします。これには、Vivado Design Suite で Tcl コマンドの package_xo を使用します。

IP をパッケージしたら、Vivado ツールから package_xo コマンドを実行します。package_xo コマンドは、IP からの component.xml ファイルを使用して、可能な場合は必要な kernel.xml を作成します。Vivado ツールは、すべてのものが揃っていることを判断するため package_xo の前処理としてデザイン ルール チェックを実行し、IP を処理して XO ファイルを作成するか、問題が存在する場合はそれを示すエラーが返されます。

次の例では、指定された IP ディレクトリにある test_sincos という名前の RTL カーネル IP を、test.xo という名前のオブジェクト ファイルにパッケージし、必要な kernel.xml ファイルを作成し、ap_ctrl_chain プロトコルを使用します。

package_xo -xo_path ./test.xo -kernel_name test_sincos \
-ctrl_protocol ap_ctrl_chain -ip_directory ./ip/

package_xo コマンドの出力は test.xo ファイルで、アプリケーションのビルドおよび実行 で説明すようにソース ファイルとして v++ --link コマンドに追加したり、Vitis IDE の使用 で説明するようにアプリケーション プロジェクトに追加できます。

RTL カーネルの XML ファイル に説明されている要件で指定されているように、IP の kernel.xml ファイルが必要な場合があります。-kernel_xml オプションを使用すると、package_xo コマンドにファイルを指定できます。この場合、package_xo コマンドで指定された kernel.xml が使用されます。次の例に、このコマンドを示します。

package_xo -xo_path ./test.xo -kernel_name test_sincos \
-kernel_xml ./src/kernel.xml -ip_directory ./ip/

ソフトウェア エミュレーション中に RTL カーネルを使用するには、カーネルに C モデルを提供する必要があります。C モデルのハードウェアでコンパイルされる関数プロトタイプは、RTL カーネルで使用されているのと同じインターフェイスである必要があります。ただし、C モデルは HLS ツールで合成可能になっている必要はありません。

package_xo -kernel_files オプションを使用すると、パッケージされた RTL カーネルに C モデルを追加できます。

package_xo -xo_path ./test.xo -kernel_name test_sincos -kernel_xml ./src/kernel.xml \
-ip_directory ./ip/ -kernel_files ./imports/sincos_cmodel.cpp 

package_xo コマンドは、C モデル ファイルを XO 内の cpu_sources でパッケージ化します。次の C モデル ファイルの末尾が自動的に認識されます。

• .cl = OpenCL
• .c、.cpp、.cxx = C/C++

AXI4 インターフェイスは通常、プラットフォームの DDR メモリ コントローラーに接続されます。

メモリ コントローラーからベスト パフォーマンスを得るには、次の AXI インターフェイス動作を推奨します。

• ネイティブのメモリ コントローラーの AXI データ幅と一致する AXI データ幅を使用します。通常は 512 ビットです。
• WRAP、FIXED、またはサブサイズのバーストを使用しないでください。
• できる限り大型のバースト転送を使用してください (最高 4 KB までの AXI4 プロトコル)。
• ディアサートされた書き込みストローブは使用しないようにします。ディアサートされたストローブは、読み出し-変更-書き込み操作を実行するため、DDR メモリ コントローラーにエラー訂正コード (ECC) ロジックを作成します。
• パイプライン処理された AXI トランザクションを使用します。
• AXI インターフェイスが 1 つの DDR コントローラーにのみ接続されている場合は、スレッドの使用を避けます。
• カーネルにフルの書き込みトランザクション (ノンブロッキング書き込み要求) を転送する機能がない場合は、書き込みアドレス コマンドの生成を避けます。
• カーネルにバック プレッシャーのない読み出しデータ (ノンブロッキング読み出し要求) すべてを受信する機能がない場合は、読み出しアドレス コマンドの生成を避けます。
• 読み出し専用または書き込み専用インターフェイスが必要な場合は、プロジェクトをカーネルにパッケージする前に、未使用チャネルのポートを最上位 RTL ファイルでコメントアウトできます。
• 複数のスレッドを使用すると、カーネルとメモリ コントローラーの間のインフラストラクチャ IP により多くのリソースが必要になります。

RTL カーネルには、プライマリ クロック (ap_clk) とオプションのセカンダリ ブロック (ap_clk_2) の 2 つの外部クロック インターフェイスを含めることができます。どちらのクロックも内部ロジックのクロッキングに使用できますが、すべての外部 RTL カーネル インターフェイスはプライマリ クロックを使用する必要があります。プライマリ クロックとセカンダリ クロックの両方で、独立した自動周波数スケーリングがサポートされます。

RTL カーネル内でさらにクロックが必要な場合は、Clocking Wizard IP または MMCM/PLL プリミティブなどの周波数シンセサイザーを RTL カーネル内にインスタンシエートできます。このため、RTL カーネルはプライマリ クロックだけを使用するか、プライマリ クロックとセカンダリ クロックの両方を使用するか、内部周波数シンセサイザーを使用してプライマリ クロックおよびセカンダリ クロックを使用できます。次は、これら 3 つの RTL カーネルのクロッキング手法を使用した場合の長所と短所を示しています。

• 1 つの入力クロック: ap_clk
  • 外部インターフェイスおよび内部カーネル ロジックは同じ周波数で実行されます。
  • クロック乗せ換え (CDC) 問題はありません。
  • ap_clk の周波数は、カーネルがタイミングを満たせるように自動的にスケールできます。
• 2 つの入力クロック: ap_clk および ap_clk_2
  • カーネル ロジックはいずれかのクロック周波数で実行できます。
  • 周波数を移動するには、RTL カーネルで適切な CDC 手法を使用する必要があります。
  • カーネルがタイミングを満たすため、ap_clk および ap_clk_2 の両方が自動的に周波数を個別にスケールできます。
• カーネル内で周波数シンセサイザーを使用:
  • クロックを生成するためにデバイス リソースが追加で必要です。
  • ap_clk および ap_clk_2 (オプション) インターフェイスが必要です。
  • 生成されたクロックの周波数は、CU ごとに別の周波数にできます。
  • カーネル ロジックは使用可能なクロック周波数のいずれかで実行できます。
  • 周波数を移動するために適切な CDC 手法が必要です。

RTL カーネルで周波数シンセサイザーを使用する場合は、次の制約に注意が必要です。

1. RTL 外部インターフェイスは ap_clk でクロック供給されます。
2. 周波数シンセサイザーには、RTL カーネルへの内部クロックとして使用する出力クロックを複数含めることができます。
3. DRC エラーが起こらないように、Vivado 配置のクロック リソース配置に関する DRC をダウングレードする Tcl スクリプトを提供する必要があります。詳細は、『Vivado Design Suite プロパティ リファレンス ガイド』 (UG912) の CLOCK_DEDICATED_ROUTE の説明を参照してください。次は、Tcl スクリプトに追加する必須の Tcl コマンドの例です。

   set_property CLOCK_DEDICATED_ROUTE ANY_CMT_COLUMN 
   [get_nets pfm_top_i/static_region/base_clocking/clkwiz_kernel/inst/CLK_CORE_DRP_I/clk_inst/clk_out1

   注記: この制約は、ターゲット プラットフォームのクロック構造に合わせて編集する必要があります。
4. --vivado オプション の説明のように、v++ --vivado.prop を使用して、手順 3 の Tcl スクリプトを指定し、最適化後に Vivado インプリメンテーションで使用されるようにします。次のオプションでは、Tcl スクリプトを最適化後に Vivado インプリメンテーションで使用されるように指定しています。

   --vivado.prop:run.impl_1.STEPS.OPT_DESIGN.TCL.POST={<PATH>/<Script_Name>.tcl}

5. カーネル (RTL または HLS ベース) で使用可能な 2 つのグローバル クロック入力周波数を指定します。v++ --kernel_frequency オプションを使用して、カーネル入力クロック周波数が想定どおりになるようにします。たとえば、1 つのクロックを使用する場合は、次のように指定します。

   v++ --kernel_frequency 250

   2 つのクロックの場合、複数の周波数をクロック ID に基づいて指定できます。プライマリ クロックの ID は 0 で、セカンダリ クロックの ID は 1 です。

   v++ --kernel_frequency 0:250|1:500

   ヒント: PLL または MMCM 出力クロックが RTL カーネルの演算前にロックされるようにします。RTL カーネルでロックされた信号を使用すると、クロックが正しく動作するようになります。

ERROR: [VPL-1] design did not meet timing - Design did not meet timing. One 
or more unscalable system clocks did not meet their required target 
frequency. Please try specifying a clock frequency lower than 300 MHz using 
the '--kernel_frequency' switch for the next compilation. For all system 
clocks, this design is using 0 nanoseconds as the threshold worst negative 
slack (WNS) value. List of system clocks with timing failure.

この場合、内部クロック周波数を変更するか、タイミングを満たすようにカーネル ロジックを最適化する必要があります。

タイミングおよびエリアの結果を改善するには次の推奨事項に従ってください。

• すべてのリセット入力をパイプライン処理し、ファンアウトの大きなネットを避けるため、内部でリセットを分配します。
• 必要な制御ロジックのフリップフロップのみをリセットします。
• できる限り、入力および出力信号にレジスタを付けるようにしてください。
• 特に複数のカーネルがインスタンシエートされる場合は、確実にフィットするように、ターゲット プラットフォームのエリアに比例してカーネルのサイズを検討します。
• スタックド シリコン インターフェイス (SSI) テクノロジがプラットフォームには使用されていることに注意してください。これらのデバイスには複数のダイがあり、ダイ間をまたぐロジックはフリップフロップからフリップフロップへのタイミング パスである必要があります。

• RTL カーネルは、検証コンポーネント、ランダム化、プロトコル チェッカーなどのアドバンス検証手法を使用して、独自のテストベンチで検証する必要があります。Vivado IP カタログに含まれる AXI Verification IP (VIP) を使用すると、AXI インターフェイスを検証するのに役立ちます。RTL カーネルのサンプル デザインには、サンプル スティミュラス ファイルを含む AXI VIP ベースのテストベンチが含まれています。
• ハードウェア エミュレーションは、ホスト コードのソフトウェア インテグレーションをテストしたり、複数カーネル間の通信を確認したりするために使用します。