Feb 20, 2015
ザイリンクス社の日本法人ザイリンクス株式会社 (東京都品川区、代表取締役社長 サム ローガン) は、2 月 25 日 (水) にザイリンクス トレーニング イベント「第 9 回 Xilinx All Programmable Day」を東京コンファレンス・センター品川で開催する。ザイリンクス認定トレーニング パートナーである株式会社エッチ・ディー・ラボと共同で開催する第 9 回 Xilinx All Programmable Day においてザイリンクスは、より高い生産性を実現するザイリンクスの All Programmable の設計環境を支える Vivado® Design Suite の基礎編からすぐに実践に取り組むことができる活用実践編まで、トラックを 3 つに分けてトレーニングを提供する。経験豊かな講師陣によるトレーニングを 1 日に集中して行うため、受講者は Vivado Design Suite を用いた最新の設計手法を効果的に習得することが可能となる。
トラック A : Xilinx FPGA 向け RTL 設計スタイル ガイド セミナー
半導体メーカーや電子機器製造会社が蓄積してきた記述スタイルを一般化した「RTL 設計スタイル ガイド」を理解することにより、FPGA 設計向けに品質の高い設計物を得るための設計手法を習得。ザイリンクスが推奨する「UltraFast™ 設計手法」のノウハウと併せて、FPGA 設計手法や具体的な回路および記述例を分かりやすく説明。
トラック B : Vivado Design Suite を使用した Artix®-7 FPGA設計、開発入門
ザイリンクス Artix-7 FPGA の基本的なアーキテクチャおよび Vivado Design Suite を使った基本的なザイリンクスのデザイン フローを説明。プロジェクトの作成から IP のインスタンシエート、ピン割り当て、基本的な XDC タイミング制約の設定を行い、効率的な FPGA デザインを構築する。また、Artix-7 FPGA ファミリを搭載した NEXYS4 ボードを使用して自身で設計したデザインをダウンロードするところまで体験できる。
トラック C : Zynq®-7000 All Programmable SoC を使用した画像フィルタの設計
Aptina 社製イメージ センサー モジュールおよび Zynq-7000 All Programmable SoC を搭載した アヴネット製 FPGA ボード (Zedboard) を使用したカメラ システムを例に、最適な画像フィルタ処理 (FIR フィルタ) 回路の設計方法についてポイントを説明。また、Vivado HLS による高位合成の適用で可能となる、アルゴリズム検証から IP 化までを「非」 HDL で行う方法も併せて説明。
第 9 回 Xilinx All Programmable Day 開催概要
第 9 回 Xilinx All Programmable Day の詳細は、http://japan.xilinx.com/japan/events/2015/all-programmable-day-9th/index.htm を参照されたい。
ザイリンクスについて
ザイリンクスは、All Programmable FPGA および SoC、3D IC の世界的なリーディング プロバイダーである。業界をリードするこれらデバイスを次世代設計環境および IP とともに提供することで、プログラマブル ロジックからプログラマブル システム インテグレーションまで、幅広いユーザー ニーズに応える。詳しい情報は、ウェブサイト japan.xilinx.com で公開している。
※ ザイリンクスの名称およびロゴ、Artix、ISE、Kintex、Spartan、Virtex、Vivado、Zynq、その他本プレスリリースに記 載のブランド名は米国およびその他各国のザイリンクスの登録商標または商標です。その他すべての名称は、それぞれの所有者に帰属します。