デザインの保持

デザインの保持は複雑なデザイン向けのフローで、モジュールのインプリメンテーション結果を次のインプリメンテーション反復用に保持します。多くの場合、デザインに含まれる複雑なモジュールは変化しませんが、結果品質 (QoR) の要件を満たすことが困難な場合があります。タイミングを維持するためにこれらのモジュールに繰り返し費やす時間は、煩わしいだけでなく非生産的です。デザインの保持フローは、デザイン内の重要なモジュールのタイミングを一致させ、その後インプリメンテーション結果を将来の反復で再利用可能にすることにより、この問題を解決します。デザインのタイミング クロージャ フェーズにおいてインプリメンテーションの反復回数を削減し、検証フェーズの時間を短縮します。

デザインの保持ソフトウェア

デザインの保持フローでは、以前生成したインプリメンテーション結果を厳密に (配線まで) 保持する、成熟したインプリメンテーション機能であるパーティションを活用します。

デザインの保持フローは、あるモジュールのデザイン変更により別のモジュールの合成結果が変化しないように、RTL の各モジュールを個々に合成できる合成フローから始まります。サード パーティのインクリメンタル合成フローとボトムアップ合成フロー (複数の合成プロジェクトとネットリスト) をサポートします。バージョン 13.1 から、6 シリーズと 7 シリーズのデバイス向けに、XST を用いたインクリメンタル合成がサポートされるようになりました。

パーティションの追加と管理は、PlanAhead デザイン環境またはコマンド ラインを介して行います。既存のタイミング クロージャ技法により重要なモジュールでタイミングが一致するまで、デザイン全体がインプリメントされます。タイミングが一致すると、次の反復で使用できるように、主要なパーティションがインポート ディレクトリにエクスポートされます。パーティション テクノロジは、「コピー アンド ペースト」アルゴリズムを使用してインポート ディレクトリにあるインプリメンテーション結果をインポートするので、同じタイミング結果が確実に使用されます。タイミングが一致したモジュールを保持することで、タイミングを保持するために通常必要な反復回数が削減されます。また、インポートしたモジュールは同じタイミングを確実に有するので、インプリメントしたモジュールのみを検証するだけで済みます。

  • 柔軟な作業環境
  • GUI をサポートする PlanAhead™ (6 シリーズおよび 7 シリーズ用の RTL プロジェクト、すべての FPGA デバイス用のネットリスト プロジェクト)
  • コマンド ラインによる既存のバッチ ファイルのサポート
  • PlanAhead による Chipscope Inserter のサポート
  • デザイン保持フローの全機能が使用可能
  • ユーザー制御
    • ユーザーがインプリメント、インポート、およびエクスポートの時期を決定
    • インポート済みのパーティションに影響しないインプリメンテーションの変更オプション
    • パーティションの境界を超える境界最適化の制限
    • パーティション情報は ASCII (xml) ファイルに保存
  • 使いやすさ
    • デザインの改善方法を示す広範な DRC メッセージ
    • RTL ラッパを使用せずにネットリスト (コア) 上のパーティション化が可能
  • Coregen IP と共に動作
    • PCIe および MIG のコアに特化
  • 信頼できるパーティション テクノロジによりデザイン全体のインプリメンテーションをサポート
  • Spartan®-3、Spartan-6, Kintex®-7、 Artix®-7、Zynq-7000、Virtex®-4、Virtex-5、Virtex-6 、Virtex-7 FPGA ファミリをサポート
  • タイミング収束フェーズでの反復数を低減
  • 検証フェーズの時間を短縮