タイミング ドリブンの配置配線

ザイリンクスは、プログラマブル ロジック用にタイミング ドリブンの配置配線を開発しました。ISE® Design Suite では、Timing Analyzer や Constraints Editor (TimeSpecs FPGA Editor) などのツールを使用してクリティカル パスにタイミング条件を指定すると、パフォーマンスが飛躍的に向上します。 タイミング ドリブンの配置配線は最も高度なテクノロジを提供し、従来の方法よりも大幅に短縮された時間でデザインのタイミング要件を満たすことができるようになります。

  • 継続的なアルゴリズムの革新により、すぐれた QoR (Quality of Results) が実現
  • 物理的合成により、合成後に物理的に最適化されたデザインを作成して、1 つのパスでパフォーマンス目標に達成する
  • クロース プローブにより、タイミングがクリティカルなパスの確認が容易になる
  • Timing Improvement Wizard により、パスがタイミングを満たしていない理由を特定し、それに対する対応策を提示する
  • HDL Advisor で、デザインのスピードを向上させるために HDL ソースの変更を指示する

SmartGuide は、以前に成功したインプリメンテーションへの変更を最小に留め、同一デザインにおける 2 つのバージョン間のインプリメンテーションのギャップを最小限に抑えます。

既存のデザイン フローへわずかな変更を加える場合に SmartGuide は有益です。クリティカル パスにない小さなデザインに対して、素早く変更が実行されて、タイミングはそのまま維持されます。つまり、プロジェクトの最終段階に、低リスクで素早くインプリメンテーションを実行できます。

SmartXplorer は、異なる配置配線の設定と制約を使用した複数のインプリメンテーションを実行することで、最適な結果を見るけることをサポートします。

SmartXplorer は、最適なデザイン結果に到達するために、分散プロセスを活用して複数インプリメンテーションの実行を管理します。並行処理されたインプリメンテーション結果を診断することで、はるかに短時間に最適な設定を特定できます。SmartXplorer は、複数の演算プラットフォームを活用してより迅速にタイミング クロージャを達成するために利用できますが、1 つのプラットフォーム環境でも利用可能です。SmartXplorer を論理合成のリタイミング オプションと共に使用することで、パフォーマンスは平均 10% 向上します。

SmartXplorer は [Project Properties] のプロパティで有効にできます。SmartXplorer は、グローバル最適化、タイミング ドリブンのパッキングと配置、レジスタの複製、コスト テーブルなどの最適化ストラテジと共にユーザー制約を使用して、希望のパフォーマンス目標を達成するためにさまざまな方法でデザインをインプリメントします。