高位設計フローの特長
ここでは、高位設計を効率化するための Vivado® ML 機能について簡単に説明します。タブをクリックすると、各機能の説明を表示できます。
近年、AI、ワイヤレス、医療、防衛、および民生用アプリケーションで使用されている高度なアルゴリズムは、従来に比べてはるかに高機能化されています。すべての Vivado Edition の無償アップグレードに含まれている Vitis™ 高位合成により、移植可能な C++ 仕様を RTL を作成せずに直接ザイリンクス デバイスをターゲットにできます。Vivado HLS は、Vitis と Vivado 両方の設計環境をサポートしているため、ソフトウェア設計者とハードウェア設計者が同じ環境でカーネルや IP の生成を迅速に行うことができます。
Vitis HLS には、次のライブラリが含まれています。
名称 | 説明 |
---|---|
任意精度データ型 |
整数および固定小数点 (ap_int.h) |
HLS ストリーム |
ストリーミング データ構造用のモデル。最高の性能とエリアの達成を目的とする (hls_stream.h) |
ベクトル型 |
ベクトル化された型と演算 (hls_vector.h)、任意精度型を含む |
HLS Math |
浮動小数点型と固定小数点型の関数をサポート: abs、atan、atanf、atan2、atan2、ceil、ceilf、copysign、copysignf、cos、cosf、coshf、expf、fabs、fabsf、floorf、fmax、fmin、logf、fpclassify、isfinite、isinf、isnan、isnormal、log、log10、modf、modff、recip、recipf、round、rsqrt、rsqrtf、1/sqrt、signbit、sin、sincos、sincosf、sinf、sinhf、sqrt、tan、tanf、trunc |
Vitis 高位合成ツールは、Github で入手できる性能に最適化された Vitis ライブラリもサポートしています。これらのライブラリを利用することで既存のアプリケーションに最小限のコード変更を加えるだけで (場合によっては変更を加えずに)、すぐに高速化を実現できます。一般的な Vitis アクセラレーション ライブラリには、高度な計算、統計、線形代数、および DSP などがあり、幅広いアプリケーションに役立つ重要な機能を提供します。これらのライブラリは、OpenCV を使用したビジョンや画像処理、数理ファイナンス、データベース、データ分析、データ圧縮などのワークロードを高速化します。
Vivado® ML Edition は、業界初のプラグアンドプレイ IP を使用する統合設計環境を提供し、その IP インテグレーター機能を活用することによって、RTL デザインの限界を超える優れた生産性をもたらします。
Vivado IP インテグレーターは、グラフィカルおよび Tcl ベースで、検証しながら開発を進めることができるデザイン開発フローを提供します。この機能は、主要 IP インターフェイスの自動接続、ワンクリックでの IP サブシステム生成、リアルタイム DRC、インターフェイス変更伝搬、そして高性能デバッグ機能の併用をサポートする、デバイスとプラットフォームに対応できる対話型の環境です。
設計者は、IP 間の接続を行う際に信号レベルの抽象化ではなく、インターフェイス レベルで対応できるため、生産性が劇的に向上します。 多くの場合、AXI4 インターフェイス規格を使用しますが、IP インテーグレーターでは、その他にもさまざまなインターフェイスがサポートされています。
インターフェイス レベルで作業を進められるため、デザイン チームは、Vitis HLS や Model Composer、ザイリンクス SmartCore™、LogiCORE™ IP、アライアンス メンバー IP、あるいはユーザー独自が開発した IP を利用する複雑なシステムをすばやく組み立てることができます。Vivado の IP インテグレーターおよび HLS 機能を組み合わせて利用することによって、RTL デザインより最大 15 倍の開発コスト削減が可能です。
ザイリンクスのプログラマブル ソリューション向け ESL (電子システム レベル) デザイン ツールの Vivado では、C、C++、SystemC 用の Vitis™ 高位合成を提供しております。DSP 用の Vitis Model Composer をアドオンで購入可能です。これらのソリューションでは、高級言語で記述された IP 仕様を VHDL や Verilog に直接合成できるため、IP の検証時間が 100 倍以上高速化し、RTL 変換は最大 4 倍高速化します。密接に統合されたツールは、個々にあるいは Vivado ML で使用される再利用可能な IP と組み合わせて利用できます。
Dynamic Function eXchange は、パーシャル ビット ファイルをダウンロードしてロジック ブロックを動的に修正する機能で、その他ロジックは中断せずにそのまま保持できます。ザイリンクス DFX テクノロジでは、オンザフライで機能を変更できるため、すべてのリンクを再び設定して確立する必要がなくなり、FPGA および SoC の柔軟性を最大限に活用できるようになります。これは、プラットフォーム ベースのデザイン フロー、特に Alveo アクセラレータ カードの設計で有効です。Dynamic Function eXchange を使用することで、デバイス数を少なくしたり、小規模デバイスへ移行でき、消費電力の削減とシステム強化が可能になります。必要なときにいつでも必要な機能をロードできるため、シリコンをより効果的に使用できます。
FPGA または、SoC 全体の動作を継続したまま、一部分をリコンフィギュレーションするために、Vivado® ML Design Suite ソフトウェア ツールが機能のロックを解除します。この最新ソリューションは、Vivado ML Design Suite の優れたインプリメンテーション機能を利用して、リコンフィギュレーション可能なデザインの構築にかかる負担を軽減します。ユーザーは、Tcl ベースの非プロジェクト フロー、または RTL/IP ベースのプロジェクト フローを使用してデザインを実装できます。 2021.1 からは、ブロック デザイン コンテナーを用いた IP インテグレーター (IPI) デザインのサポートが追加されています。 RTL および IP ベースのプロジェクトモードは、Vivado IDE 内でサポートされており、基本フローの詳細は自動的に管理されます。設計フローのエントリ ポイントには、Vitis や HLS で処理される高位言語が使用されています。ダイナミック領域を低次領域に細分化できる Nested DFX や、インプリメンテーション ツール フローを効率化してランタイムを大幅に向上させる抽象化シェルなどの高度なフロー機能は、ノンプロジェクト モードでも利用可能です。
設計者がパーシャル リコンフィギュレーションの設計をより迅速かつ簡単に行えるように、4 つのコアを提供しています。 Dynamic Function eXchange Controller は、ハードウェア ベースのコンフィギュレーション コントローラーであり、トリガーやアービトレーションからビットストリーム作成やエラー処理に至るまで、リコンフィギュレーションに関するすべての側面を管理できます。 Dynamic Function eXchange Decoupler は、PR Controller またはその他のカスタマー コントローラーと併用され、リコンフィギュレーションされるダイナミック領域を安全に分離できます。Dynamic Function eXchange AXI Shutdown Managerは、リコンフィギャラブル パーティションを安全に再構成できるように AXI インターフェイス上のアクティビティを中断します。 Dynamic Function eXchange Bitstream Monitor は、パーシャル ビットストリームをデバッグおよび監視することによって、バージョンやターゲットの互換性を確保します。
最小デバイス (Artix-7 の一部、すべての Spartan-7) を除くほとんどの 7 シリーズおよび Zynq®-7000 デバイスは Dynamic Function eXchange をサポートしています。Vivado Design Suite は UltraScale™ を完全にサポートし、すべてのデバイスでビットストリーム生成まで可能です。UltraScale+™ デバイスでのサポートは、ほぼすべてのプロダクション デバイスが対象です。Vivado 2021.1 では、Versal のサポートがプロダクション ステータスとして追加されています。詳細は、『DFX Reconfiguration ユーザー ガイド』 (UG909) の付録 A を参照してください。
UltraScale は、パーシャル リコンフィギュレーション技術に新たな進化をもたらし、ほとんどすべての FPGA リソース タイプ (I/O、ギガビット トランシーバー、クロッキング ネットワークなど) のリコンフィギュレーションを可能にします。 UltraScale+ では、ビットストリーム転送を強化し、リコンフィギュレーション モードを拡張することによりさらなる機能改善を実現しました。 最近では、Versal のサポートが進み、ソフトウェア ベースのリコンフィギュレーション管理、再構成可能な NoC (Network-on-a-Chip)、共有メモリ アクセス、フロアプランの精度と効率化が追加されています。
大学教授および研究員の方は、ザイリンクス ユニバーシティ プログラム (XUP) から旧バージョンの Vivado ソフトウェア ライセンスを入手可能です。 ライセンス取得に必要な要件および手続きの詳細は、こちらをご覧ください。
Model Composer は、 MathWorks MATLAB® および Simulink® 環境内での効率的なデザイン探索を可能にするモデルベースの設計ツールで、自動コード生成機能によりザイリンクスのデバイスをベースとする迅速な製品化をサポートします。ユーザーはアルゴリズムを設計し、それらを性能重視で最適化されたブロックを使用して反復し、システム レベル シミュレーションで論理的に正しいかどうかを検証できます。Vitis Model Composer は、自動最適化機能によってデザインをプロダクション品質のインプリメンテーションに変換します。このツールには、200 を超える HDL、HLS、AI エンジン ブロックを含むライブラリが含まれており、ザイリンクス デバイスでのアルゴリズムの設計および実装を可能にします。また、カスタムの HDL、HLS、AI エンジン コードをブロックとしてツールにインポートすることも可能です。Vitis Model Composer には、2020.2 以降、スタンドアローン ツールとして提供されなくなったザイリンクスの System Generator for DSP の機能がすべて含まれています。
Vitis Model Composer では、次のことが可能になります。
*注記:
Vitis Model Composer は、Vivado ML のすべてのエディションでアドオン ライセンスとして購入できます。
ダウンロードと購入についての詳細は、Vitis Model Composer をご覧ください。
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