DVB-RCS2 Turbo Decoder and Encoder

  • パーツ番号: CREONIC_TURBO_DVB_RCS2
  • ベンダー: Creonic GmbH
  • Partner Tier: Elite Certified

製品説明

DVB-RCS2 (Digital Video Broadcast - Second Generation DVB Interactive Satellite System) is the latest ETSI standard of the second generation for digital data transmission via satellites. It uses a new 16-state double-binary turbo decoder that significantly outperforms its dated 8-state counterpart of DVB-RCS. DVB-RCS2 is the first standard to adopt these highest performance turbo codes. New modulation schemes (8-PSK and 16-QAM) help to increase spectral efficiency even further. The outstanding error correction performance of the DVB-RCS2 turbo decoder makes it the ideal candidate for further applications where high spectral efficiency is key for lowering costs.

Applications
  • Satellite communication (Interactive Services, Professional Services, TDMA)
  • Applications with highest demands on forward error correction
  • Applications with the need for a wide range of code rates and block lengths
  • Your Benefits
  • Gains up to 4 dB compared to convolutional codes.
  • Design-time configuration of throughput for optimal resource utilization.
  • Low-power and low-complexity design.
  • Burst-to-burst on-the-fly configuration.
  • High block length and code rate granularity.
  • Configurable amount of turbo decoder iterations.


    主な機能と利点

    • Compliant with ETSI 301 545-2 V1.1.1 (2012-01) (DVB-RCS2)
    • Support for all turbo code block lengths and code rates as defined by the standard
    • Support for all modulation schemes (QPSK, 8-PSK, 16-QAM)
  • デバイス インプリメンテーション マトリックス

    このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

    ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
    Zynq-UP-MPSoC Family XCZU15EG -2 Vivado ML 2022.2 0 9021 0 0 0 0 390
    KINTEX-7 Family XC7K325T -2 Vivado ML 2022.2 N 0 9486 13 0 0 0 240
    KINTEX-U Family XCKU040 -2 Vivado ML 2022.2 N 0 9034 13 0 0 0 300

    IP の品質指標

    一般的な情報

    データ作成日 Jul 31, 2023
    現在の IP リビジョン番号 3.3.2
    現在のリビジョンのリリース日 May 10, 2023
    初期バージョンのリリース日 Nov 02, 2012

    ザイリンクス カスタマによる製品化

    製品化をしたザイリンクス カスタマーのプロジェクト数 5
    参照資料の有無 N

    デリバラブル (成果物)

    購入可能な IP 形式 Netlist, Source Code
    ソース コードの形式 VHDL
    ハイレベル モデルの有無 Y
    モデル形式 C, C++, Matlab
    統合テストベンチの有無 Y
    統合テストベンチの形式 VHDL
    コード カバレッジ レポートの有無 Y
    ファンクショナル カバレッジ レポートの有無 Y
    UCF の有無 N
    市販の評価ボードの有無 N
    ソフトウェア ドライバーの有無 N

    インプリメンテーション

    ザイリンクス製品向けのコード最適化の有無 Y
    一般的な FPGA 最適化技術 Instantiation
    カスタムの FPGA 最適化技術 None
    サポートされる合成ソフトウェア ツール/バージョン Xilinx XST
    スタティックタイミング解析実施の有無 Y
    AXI インターフェイス AXI4-Stream
    IP-XACT メタデータの有無 N

    検証

    資料検証計画の有無 Yes, document only plan
    試験方法 Both
    アサーション N
    収集したカバレッジ メトリック Code, Functional
    タイミング検証実施の有無 N
    タイミング検証レポートの有無 N
    サポートされるシミュレーター Other / Aldec RivieraPRO

    ハードウェア検証

    FPGA 上で検証済み N
    業界標準コンプライアンス テストに合格 N
    テスト結果の有無 N