DVB-RCS Turbo Decoder

  • パーツ番号: CREONIC_TURBO_DVB_RCS
  • ベンダー: Creonic GmbH
  • Partner Tier: Elite Certified

製品説明

DVB-RCS (Digital Video Broadcasting - Interaction channel for satellite distribution systems) is an established ETSI standard for digital data transmission via satellites. It uses a 8-state double-binary turbo code that has an excellent error correction performance. This outstanding performance of the DVB-RCS turbo codes makes it the ideal candidate for further applications where high spectral efficiency is key for lowering costs.

Applications

  • Satellite communication (Interactive Services, Professional Services, TDMA)
  • Applications with highest demands on forward error correction
  • Applications with the need for a wide range of code rates (1/3 and above) and block lengths

  • 主な機能と利点

    • Compliant with ETSI 301 790 V1.4.1 (2005-09) (DVB-RCS)
    • Support for all turbo code block lengths (12 to 216 bytes) and code rates (1/3 to 6/7) as defined by the standard
    • Support for QPSK and 8-PSK interfacing
    • Design-time configuration of throughput, input bit widths, and maximum block length for optimal resource utilization.
    • Low-power and low-complexity design.
    • Burst-to-burst on-the-fly configuration.
    • Configurable interleaver parameters allow for support.

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
KINTEX-7 Family XC7K325T -2 Vivado ML 2022.2 N 2124 5654 5 0 0 0 250

IP の品質指標

一般的な情報

データ作成日 Jul 31, 2023
現在の IP リビジョン番号 2.0.2
現在のリビジョンのリリース日 May 10, 2023
初期バージョンのリリース日 Jun 14, 2013

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 1
参照資料の有無 Y

デリバラブル (成果物)

購入可能な IP 形式 Netlist, Source Code
ソース コードの形式 VHDL
ハイレベル モデルの有無 Y
モデル形式 C, C++, Matlab
統合テストベンチの有無 Y
統合テストベンチの形式 VHDL
コード カバレッジ レポートの有無 Y
ファンクショナル カバレッジ レポートの有無 Y
UCF の有無 N
市販の評価ボードの有無 N
ソフトウェア ドライバーの有無 N

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 Y
一般的な FPGA 最適化技術 Instantiation
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Xilinx XST
スタティックタイミング解析実施の有無 Y
AXI インターフェイス AXI4-Stream
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 Yes, document only plan
試験方法 Both
アサーション N
収集したカバレッジ メトリック Code, Functional
タイミング検証実施の有無 N
タイミング検証レポートの有無 N
サポートされるシミュレーター Other / Aldec RivieraPRO

ハードウェア検証

FPGA 上で検証済み N
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N