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DYPLO Dynamic Process Loader Core


Dyplo is a middleware solution to enable seamless integration of FPGA and software processes in applications. Dyplo links processes, executed on processor(s) and FPGA(s), with scalable software and hardware data streams embedded in the applied operating system. Dyplo managed processes, executed on FPGA fabric, share the same characteristics as software executed processes due to the extensive usage and support for partial reconfiguration, an advanced technology available in FPGAs. Using these properties, a full software-driven hardware development approach is made possible. This implies that the implementation of an application can be developed entirely in software while maintaining the software architecture, functions to be executed on FPGA fabric can be identified, isolated and replaced by FPGA functionality without compromising the program structure. This reduces to a high extend the low-level integration effort between FPGA and processor, which require development of bus interfaces, low level drivers and OS integration. With the partial reconfiguration FPGA fabric is reused in time, reducing the required FPGA size and as such reducing power requirements and FPGA cost.


  • Design abstraction to system level.
  • Dyplo Wizard confi guration tool to guarantee ease of use.
  • High level of reuse capabilities over designs.
  • Integrated support for high-level synthesis.
  • Simple use of partial reconfi guration blocks in hardware.
  • Software driven hardware development approach.
  • Utilization of SOC devices to their maximum.

デバイス インプリメンテーション マトリックス


ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
Zynq-7000 Family XC7Z020 -1 Vivado 2015.4 Y 1503 3611 18 0 0 0 100

IP の品質指標


データ作成日 Sep 25, 2017
現在の IP リビジョン番号 2015.4
現在のリビジョンのリリース日 Feb 24, 2014
初期バージョンのリリース日 Apr 18, 2014

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 1
参照資料の有無 Y

デリバラブル (成果物)

購入可能な IP 形式 Source Code
ソース コードの形式 VHDL
ハイレベル モデルの有無 N
統合テストベンチの有無 Y
統合テストベンチの形式 VHDL, C/C++
コード カバレッジ レポートの有無 N
ファンクショナル カバレッジ レポートの有無 N
UCF の有無 N
市販の評価ボードの有無 Y
ソフトウェア ドライバーの有無 Y
ドライバーの OS サポート Linux


ザイリンクス製品向けのコード最適化の有無 N
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Xilinx XST / 2013.4
スタティックタイミング解析実施の有無 Y
AXI インターフェイス AXI4-Stream, AXI4
IP-XACT メタデータの有無 N


資料検証計画の有無 Executable and documented plan
試験方法 Directed Testing
アサーション N
収集したカバレッジ メトリック None
タイミング検証実施の有無 Y
タイミング検証レポートの有無 Y
サポートされるシミュレーター Xilinx lSim / 2013.4; Mentor Questa / Latest; Mentor ModelSIM / Latest


FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム ZedBoard ZC702 ZC706
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N