USB 3.0 デバイス IP コアは、USB デバイス インターフェイスの迅速かつ簡単なインプリメンテーション向けのスモール フットプリント ソリューションにおいて、高性能な SuperSpeed USB コネクティビティを提供します。
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証? | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
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VIRTEX-7X Family | XC7VX485T | -2 | Vivado 2018.1 | Y | 1632 | 4526 | 12 | 0 | 1 | 1 | 175 |
KINTEX-7 Family | XC7K325T | -1 | Vivado 2018.1 | Y | 1546 | 4623 | 12 | 0 | 1 | 1 | 170 |
Zynq-7000 Family | XC7Z045 | -2 | Vivado 2018.1 | Y | 1484 | 4615 | 12 | 0 | 1 | 1 | 175 |
KINTEX-U Family | XCKU040 | -2 | Vivado ML 2022.1 | Y | 0 | 5768 | 16 | 0 | 0 | 0 | 238 |
VIRTEX-U Family | XCVU095 | -2 | Vivado 2020.1 | Y | 1473 | 11784 | 12 | 0 | 0 | 0 | 175 |
データ作成日 | May 12, 2023 |
現在の IP リビジョン番号 | 1.3 |
現在のリビジョンのリリース日 | Nov 03, 2009 |
初期バージョンのリリース日 | Nov 03, 2009 |
製品化をしたザイリンクス カスタマーのプロジェクト数 | 14 |
参照資料の有無 | N |
購入可能な IP 形式 | Source Code |
ソース コードの形式 | Verilog |
ハイレベル モデルの有無 | N |
統合テストベンチの有無 | Y |
統合テストベンチの形式 | Verilog |
コード カバレッジ レポートの有無 | N |
ファンクショナル カバレッジ レポートの有無 | N |
UCF の有無 | UCF |
市販の評価ボードの有無 | Y |
ボード上で使用した FPGA | Virtex UltraScale |
ソフトウェア ドライバーの有無 | Y |
ドライバーの OS サポート | standalone |
ザイリンクス製品向けのコード最適化の有無 | Y |
一般的な FPGA 最適化技術 | Inference, Instantiation |
カスタムの FPGA 最適化技術 | GTX |
サポートされる合成ソフトウェア ツール/バージョン | Vivado Synthesis / 2020.2 |
スタティックタイミング解析実施の有無 | Y |
AXI インターフェイス | AXI4 |
IP-XACT メタデータの有無 | Y |
資料検証計画の有無 | Executable and documented plan |
試験方法 | Directed Testing |
アサーション | N |
収集したカバレッジ メトリック | Functional |
タイミング検証実施の有無 | Y |
タイミング検証レポートの有無 | N |
サポートされるシミュレーター | Cadence NC-Sim / 6.1 |
FPGA 上で検証済み | Y |
使用したハードウェア検証プラットフォーム | HighTech Global Development board |
業界標準コンプライアンス テストに合格 | N |
特定コンプライアンステスト | Not Yet |