DI2CM - I2C Bus Controller Master

製品説明

The I2C is a two-wire, bi-directional serial bus that provides a simple and efficient method of short distance data transmission between many devices. The DI2CM core provides an interface between a microprocessor / microcontroller and an I2C bus. It can work as a master transmitter or a master receiver, depending on a working mode determined by the microprocessor/microcontroller. The DI2CM core incorporates all features required by the latest I2C specification, including clock synchronization, arbitration, multi-master systems and High-speed transmission mode. A built-in timer allows operation from a wide range of the clk frequencies. The DI2CM is a technology independent design and can be implemented in various process technologies.


主な機能と利点

  • Scan test ready
  • No internal tri-states
  • Static synchronous design with positive edge clocking and synchronous reset
  • Fully synthesizable
  • User-defined timing (data setup, start setup, start hold, etc.)
  • Host side interface dedicated for microproces-sors / microcontrollers
  • Built-in 8-bit timer for data transfers speed adjusting
  • Interrupt generation
  • Support for both 7-bit and 10-bit addressing formats on the I2C bus
  • Support for multi-master systems
  • Arbitration and clock synchronization
  • Support for all transmission speeds - Standard (up to 100 kb/s), Fast (up to 400 kb/s), Fast Plus (up to 1 Mb/s) and High Speed (up to 3,4 Mb/s)
  • Master operation (Master transmitter, Master receiver)
  • Conforms to v.3.0 of the I2C specification

製品内容

  • 3 months maintenance
  • Active-HDL automatic simulation macros
  • Datasheet
  • Delivery the IP Core updates, minor and major versions changes
  • Delivery the documentation updates
  • Example application
  • HDL core specification
  • IP Core implementation support
  • Installation notes
  • ModelSim automatic simulation macros
  • Phone & email support
  • Source code: VHDL Source Code or/and VERILOG Source Code or/and Encrypted, or plain text EDIF netlist
  • Synthesis scripts
  • Technical documentation
  • Technical support
  • Tests with reference responses
  • VHDL & VERILOG test bench environment

主な資料

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
Zynq-UP-MPSoC Family XCZU19EG -3 Vivado 2019.1 Y 40 223 0 0 0 0 550
KINTEX-U Family XCKU025 -3 Vivado 2019.1 Y 43 223 0 0 0 0 530
Spartan-7 Family XC7S75 -3 Vivado 2019.1 Y 69 224 0 0 0 0 520
KINTEX-7 Family XC7K70T -3 ISE 14.4 Y 67 207 0 0 0 0 511
ARTIX-7 Family XC7A100T -3 ISE 14.4 Y 79 174 0 0 0 0 327
Zynq-7000 Family XC7Z010 -3 Vivado 2019.1 Y 79 249 0 0 0 0 350
Spartan 6 Family XC6SLX4 -4 ISE 14.4 Y 75 173 0 0 0 0 270
SPARTAN3E Family XC3S100E -5 ISE 14.4 Y 190 264 0 0 0 0 162
KINTEX-U Family XCKU035 -3 Vivado 2017.1 Y 42 222 0 0 0 0 520
VIRTEX-U Family XCVU065 -3 Vivado 2015.1 Y 44 246 0 0 0 0 500

IP の品質指標

一般的な情報

データ作成日 Jan 10, 2022
現在の IP リビジョン番号 4.01
現在のリビジョンのリリース日 Jan 04, 2011
初期バージョンのリリース日 Mar 04, 2000

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 10
参照資料の有無 N

デリバラブル (成果物)

購入可能な IP 形式 Netlist, Source Code
ソース コードの形式 VHDL, Verilog
ハイレベル モデルの有無 N
統合テストベンチの有無 Y
統合テストベンチの形式 Verilog, VHDL
コード カバレッジ レポートの有無 Y
ファンクショナル カバレッジ レポートの有無 N
UCF の有無 UCF
市販の評価ボードの有無 N
ソフトウェア ドライバーの有無 Y
ドライバーの OS サポート no

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 N
カスタムの FPGA 最適化技術 none
サポートされる合成ソフトウェア ツール/バージョン Xilinx XST; Synplicity Synplify; Mentor Precision; Other
スタティックタイミング解析実施の有無 Y
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 Executable and documented plan
試験方法 Both
アサーション N
収集したカバレッジ メトリック Code, Functional, Assertion
タイミング検証実施の有無 Y
タイミング検証レポートの有無 Y
サポートされるシミュレーター Cadence NC-Sim; Cadence IUS; Mentor ModelSIM

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム FPGA
業界標準コンプライアンス テストに合格 N
テスト実施日 Jun 20, 2000
テスト結果の有無 Y