UltraScale アーキテクチャ

次世代ノードの価値で一世代先をリード

ザイリンクスの新しい 16nm/20nm UltraScale™ ファミリは、業界初のアーキテクチャをベースとし、20nm プレーナから FinFET テクノロジ、そして今後さらなる微細化されたプロセスに対応すると同時に、モニリシックから 3D IC に至るまで幅広く展開しています。ザイリンクスは、20nm で業界初の ASIC クラス アーキテクチャを開発し、テラビットやテラフロップのフル ライン レートでスマート プロセッシングを行い、数百ギガビット/秒レベルのシステム パフォーマンスを維持することに成功しました。16nm では、UltraScale+ ファミリに新しいメモリ、3D-on-3D、およびマルチプロセッシング SoC (MPSoC) テクノロジを統合し、一世代先の価値をもたらします。

新たに拡張されたザイリンクスの UltraScale+ FPGA ポートフォリオには、Kintex® UltraScale+ FPGAVirtex® UltraScale+ FPGA、および 3D IC ファミリが含まれ、また Zynq® UltraScale+ ファミリには業界初の MPSoC が含まれます。システム レベルで最適化された UltraScale+ は、従来のプロセス ノード移行がもたらす価値をはるかに超え、28nm デバイスと比較した場合に単位ワットあたりのシステム性能は 2 ~ 5 倍向上し、より高度なシステム統合とインテリジェンスが可能で、最高レベルのセキュリティと安全性を提供します。

UltraScale アーキテクチャの主な革新技術

  • 次世代配線、ASIC 方式のクロッキング、およびロジック ブロックの改良により、90% のデバイス使用率をターゲットにできる
  • 高速メモリのカスケード接続によって、DSP 処理およびパケット処理におけるボトルネックが解消
  • 固定小数点および IEEE 754 規格の浮動小数点演算の性能と効率性を飛躍的に向上する 27x18 ビットの乗算器とデュアル加算器を搭載した拡張 DSP スライス
  • ステップ関数により、仮想モノリシック デザインでダイ間の帯域幅が増加
  • RS-FEC 機能付き 100G Ethernet、150G Interlaken、および PCIe® Gen4 用の ASIC クラスの統合ブロックを複数使用することによって、大容量 I/O 帯域幅とレイテンシの劇的な低減が実現
  • さまざまな機能エレメント間にスタティック/ダイナミック パワー ゲーティング機能を使用して消費電力を大幅に削減
  • AES ビットストリーム復号処理および認証、キー難読化、安全なデバイス プログラミングに対する先進的なアプローチによる次世代のセキュリティ
  • 大容量メモリ インターフェイス帯域幅用に最大 2,666Mb/s までの DDR4 をサポート
  • SRAM デバイスの代わりに UltraRAM を統合して膨大なオンチップ メモリを確保
  • IP のインターコネクト最適化テクノロジによって、単位ワットあたりの性能がさらに 20 ~ 30% 向上
  • MPSoC テクノロジによって、ソフトウェアとハードウェア エンジンを組み合わせたリアルタイム制御、グラフィックス/ビデオの処理、波形/パケットの処理、複数レベルのセキュリティ/安全性/信頼性がサポートされる

主な資料