説明

概要 : 

Core Generator からの Asynchronous FIFO をシミュレーションすると、WR_COUNT 出力の信号にグリッチが発生します。このグリッチは、ビヘイビアー シミュレーションとタイミング シミュレーションの両方で発生します。 

この問題は、EMPTY フラグが High で、WRITE_EN がオンになっており WR_CLK がトグルしている場合に発生します。EMPTY フラグが High になると回路により WR_COUNT がリセットされ、回路自体がリセットされます。ただし、EMPTY フラグをアップデートする RD_CLK がないと、EMPTY が High (アクティブ) のままになります。RD_CLK が WR_CLK よりも低速である場合、EMPTY フラグがアクティブであるため、回路が継続的にセットおよびリセットされます。

ソリューション

この問題を回避するには、EMPTY フラグを使用して WR_COUNT をマスクするのが 1 つの方法です。 

WR_COUNT の出力を EMPTY の反転信号と AND で結合します。これにより、EMPTY がアクティブな場合に WR_COUNT のグリッチをマスクできます。 

注記 : これにより、RD_CLK が受信されて EMPTY がクリアされるまで、WR_COUNT は 0 になります。

この問題は、3.1i IP アップデート #2 (D_ip2) で修正されています。