AR# 10020

14.x 制約 - 各 I/O への OFFSET 制約の適用方法

説明

各ネットまたは I/O への OFFSET 制約の適用方法について

ソリューション


OFFSET の概要

図 1a - ボード全体でのOFFSET の全体図
図 1a - ボード全体でのOFFSET の全体図


OFFSET 制約は外部データと外部クロックの関係を指定します。この制約の計算には、データおよびクロック遅延が使用されます。IOB フリップフロップへとそこからのパスは固定遅延ですが、この制約でカバーされます。

図 1b - FPGA 内でのこれらのパスの OFFSET カバー
図 1b - FPGA 内でのこれらのパスの OFFSET カバー


タイミング制約の詳細は、『タイミング制約ユーザー ガイド』 : http://japan.xilinx.com/support/documentation/sw_manuals/xilinx12_1/ug612.pdf の「OFFSET IN AFTER 制約」を参照してください。








図 2a - ボード全体での OFFSET IN AFTER
図 2a - ボード全体での OFFSET IN AFTER


UCF の例 :

NET CLK PERIOD = 20;
NET DI_PAD OFFSET = IN 15ns AFTER CLK_PAD;

図 2b - データおよびクロックの OFFSET IN 波形
図 2b - データおよびクロックの OFFSET IN 波形


前の例では (C) 地点にクロックが到着してから 15ns 後に (D) 地点にデータが到着していることを示していました。この例では、FPGA は配線されて DATA_IN にレジスタ入力されるまで 5ns 放置されます。 OFFSET 制約はパッドへのリファレンスにあるので、DATA_IN および CLK は有効なオフセット ポイントではありません。

図 2c - OFFSET IN AFTER デザイン ビュー
図 2c - OFFSET IN AFTER デザイン ビュー


次の例は、タイミング レポートでのこの制約を示しています。

================================================================

Timing constraint: COMP "DI_PAD" OFFSET = IN 15 nS AFTER COMP "CLK_PAD" ;

1 item analyzed, 0 timing errors detected.

Maximum allowable offset is 19.442ns.

--------------------------------------------------------------------------------------------------------------------------------

Slack:

4.444ns path DI_PAD to DATA_FD relative to
2.159ns delay constraint CLK_PAD to DATA_FD and
2.715ns delay constraint DI_PAD to DATA_FD and
5.000ns offset DI_PAD to CLK_PAD

OFFSET OUT BEFORE

図 3a - OFFSET OUT BEFORE 全体図
図 3a - OFFSET OUT BEFORE 全体図


UCF の例 :

NET CLK PERIOD = 20;
NET DO_PAD OFFSET = OUT 5ns BEFORE CLK_PAD;

図 3b - データおよびクロックの OFFSET OUT 波形
図 3b - データおよびクロックの OFFSET OUT 波形


これは、(C) 地点にクロックが到着する 5ns 前に (D) 地点のデータが有効である必要のあることを示しています。 この例では、FPGA はデータをレジスタに入れてチップから配線するのに 15 ns あります。

図 3c - OFFSET OUT BEFORE デザイン ビュー
図 3c - OFFSET OUT BEFORE デザイン ビュー


次の例は、タイミング レポートでのこの制約を示しています。

================================================================

Timing constraint: COMP "DO_PAD" OFFSET = OUT 5 nS BEFORE COMP "CLK_PAD" ;

1 item analyzed, 0 timing errors detected.

Maximum allowable offset is 10.061ns.

--------------------------------------------------------------------------------------------------------------------------------

Slack:

5.061ns path CLK_PAD to DO_PAD relative to
2.159ns delay CLK_PAD to DATA_OUT and
7.780ns delay DATA_OUT to DO_PAD and
15.000ns offset CLK_PAD to DO_PAD

(Note that it takes 7.78 ns to go from DATA_OUT to the output pad.)

With clock delay, the total output delay is 9.939 ns.

OFFSET IN BEFORE

図 4a - OFFSET IN BEFORE 全体図
図 4a - OFFSET IN BEFORE 全体図


UCF の例 :

NET CLK PERIOD = 20;
NET DI_PAD OFFSET = IN 5ns BEFORE CLK_PAD;

図 4b - データおよびクロックの OFFSET IN 波形
図 4b - データおよびクロックの OFFSET IN 波形


これは、(C) 地点にクロックが到着する 5ns 前に (D) 地点のデータが有効であることを示しています。 この例では、FPGA はデータを配線して DATA_IN にレジスタ入力するのに 5 ns あります。この指定により、ツールにどれくらいの配線/セットアップが使用可能かどうか直接に伝えられます。

図 4c - OFFSET IN BEFORE デザイン ビュー
図 4c - OFFSET IN BEFORE デザイン ビュー


次の例は、タイミング レポートでのこの制約を示しています。

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Timing constraint: COMP "DI_PAD" OFFSET = IN 5 nS BEFORE COMP "CLK_PAD" ;

1 item analyzed, 0 timing errors detected.

Minimum allowable offset is 0.558ns.

-------------------------------------------------------------------------------------------------------------------------------

Slack:

4.442ns path DI_PAD to DATA_FD relative to
2.671ns delay constraint DI_PAD to DATA_FD and
2.113ns delay constraint CLK_PAD to DATA_FD and
5.000ns offset DI_PAD to CLK_PAD

OFFSET OUT AFTER

図 5a - OFFSET OUT AFTER 全体図
図 5a - OFFSET OUT AFTER 全体図


UCF の例 :

NET CLK PERIOD = 20;
NET DO_PAD OFFSET = OUT 15ns AFTER CLK_PAD;

図 5b - データおよびクロックの OFFSET OUT 波形
図 5b - データおよびクロックの OFFSET OUT 波形


これは、(C) 地点にクロックが到着した 15n 後に (D) 地点のデータが有効であることを示しています。 この例では、FPGA はデータをレジスタに入れてチップから配線するのに 15 ns あります。

図 5c - OFFSET OUT AFTER デザイン ビュー
図 5c - OFFSET OUT AFTER デザイン ビュー


次の例は、タイミング レポートでのこの制約を示しています。

================================================================

Timing constraint: COMP "DO_PAD" OFFSET = OUT 15 nS AFTER COMP "CLK_PAD" ;

1 item analyzed, 0 timing errors detected.

Minimum allowable offset is 10.289ns.

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Slack:

4.711ns path CLK_PAD to DO_PAD relative to
2.110ns delay CLK_PAD to DATA_OUT and
8.179ns delay DATA_OUT to DO_PAD and
15.000ns offset CLK_PAD to DO_PAD
AR# 10020
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール 詳細 概略