UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 10404

3.1i Virtex PAR - MUXF5 に RLOC 制約を適用しているデザインを配線中にエラーが発生する

説明

キーワード : PAR, Dr. Watson, MUXF5, RLOC, rpm

重要度 : 標準

概要 :
MUXF5 に RLOC 制約を適用しているデザインを配線中に、エラーが発生します。 マップでは、FG5 が正しく作成されます。 RPM を解除して MUXF5 以外をフロアプランすると、エラーは発生しません。

ソリューション

この問題は、配線時にマクロ内の電源ネットおよびグランドネットが不正に処理されるために発生します。

この問題は、最新版の 3.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/support/techsup/sw_updates
この修正は、3.1i サービス パック 6 以降に含まれます。
AR# 10404
日付 10/21/2008
ステータス アーカイブ
種類 一般
このページをブックマークに追加