UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 10784

12.1 Timing/PAR - タイミング解析中にメモリ不足が発生する (INFO:Timing:2697...or Timing:2802...)

説明

最初のタイミング解析中に、メモリが不足します。タイミング解析が 400Mb の一定レベルで長時間実行された後、1Gb のマシンで突然メモリ不足が発生します。この問題を回避する方法を教えてください。

ソリューション


この問題は、デザインの制約を効率的に指定することにより回避できます。



この問題は、Symplicity により重複したパス TIG 制約が多数書き込まれ、メモリの使用量が急増するために発生することがあります。TIG が 2 つの制約にのみまとめられると、メモリ使用率は標準 (~400 Mb) に戻ります。



複数の OFFSET OUT 10 nS AFTER 制約はタイム グループを使用して 1 つの OFFSET OUT 10 nS AFTER にまとめることができます。同じように、まとめられる制約はほかにも複数あります。



詳細は、(ザイリンクス アンサー 12325) および (ザイリンクス アンサー 11749) を参照してください。
AR# 10784
日付 05/13/2012
ステータス アクティブ
種類 既知の問題
ツール
  • ISE - 10.1
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
  • More
  • ISE Design Suite - 11.3
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • ISE Design Suite - 12.1
  • ISE Design Suite - 12.2
  • Less
このページをブックマークに追加