AR# 11403

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3.1i SP8 - 3.1i サービス パック 8 アップデート

説明

キーワード : Service, Pack, 3.1i, update, 3.3.08i, サービス パック, アップデート

重要度 : 標準

概要 :
このアンサーには、3.1i サービス パック 8 のアップデートに含まれている修正項目をすべて掲載します。

ソリューション

サービス パックのアップデートは次のページからインストールできます。
http://support.xilinx.co.jp/support/techsup/sw_updates
次に、3.1i サービス パック 8 アップデートまでに修正されている問題を示します。

{SP} は、修正を含むサービス パックの番号を表します。

BITGEN

{SP8} (Xilinx Answer #11487): 3.1i Virtex-II BitGen - Virtex-II の Idcm_frm1_48_ (lock_high_b) ビットの論理式が不正

{SP8} (Xilinx Answer #11488): 3.1i Virtex BitGen - LVCMOS15/18 16mA に対する I/O 標準のプログラムを変更

{SP8} (Xilinx Answer #11490): 3.1i Virtex BitGen - 個別の DLL に対する DLL 遅延を調整する非表示のオプションについて

{SP8} (Xilinx Answer #11491): 3.1i Virtex BitGen - IOB 論理式の DIFFS サイトに対して不正なチェックが実行される

{SP8} (Xilinx Answer #11492): 3.1i Virtex-II BitGen - Virtex-II のビットストリームでは GRESTORE コマンドを LFRM コマンドの前に実行することが必要

{SP8} (Xilinx Answer #11493): 3.1i Virtex-II BitGen - LVPECL_33 および BLVDS_25 I/O 標準のプログラムを変更

{SP8} (Xilinx Answer #11494): 3.1i BitGen - 「ERROR: DesignRules:475 - Netcheck: Improper routing. Signal GLOBAL_LOGIC1 is routed with far too many unbuffered connections.」 というエラー メッセージが表示される

{SP8} (Xilinx Answer #11495): 3.1i Virtex-II BitGen - ホット スワップ イネーブル ピンのプルアップとプルダウンの選択が power down オプションで制御されている

{SP8} (Xilinx Answer #11496): 3.1i Virtex-II BitGen - Virtex-II のすべての入力バッファに対してヒステリシスがイネーブルでない

{SP8} (Xilinx Answer #11497): 3.1i Virtex-E BitGen - LVDS のプログラムを変更

{SP8} (Xilinx Answer #11498): 3.1i Virtex-II BitGen - TdiPin、HswapenPin、および ProgPin メモリ セルのプログラムが不正

{SP7} (Xilinx Answer #10877): 3.1i BitGen - Virtex-II のキーパスの値が不正である

{SP7} (Xilinx Answer #10590): 3.3i Virtex-II BitGen - BitGen で Virtex-II デバイスのビット ファイルが不正に作成される

{SP5} (Xilinx Answer #10401): 3.1i BitGen -TDO2 のプログラマブル インバータの論理式が間違っている (TDO2 の極性が間違っている)

{SP5} (Xilinx Answer #10402): 3.1i BitGen - 2.1i BitGen で使用できた IOB フリップフロップが 3.1i では使用できない

{SP4} (Xilinx Answer #9922): 3.1i BitGen - Virtex の I/O に 5V が使用できない

{SP2} (Xilinx Answer #9705): 3.1i BitGen - BitGen で -g オプション (DebugBitstream : No) を使用してもデバッグ ビットストリームが作成される

{SP2} (Xilinx Answer #9707): 3.1i BitGen - フィードバックに DLLIOB を使用すると Feedback 2x メモリ セルが正しく設定されない

{SP2} (Xilinx Answer #9706): 3.1i BitGen - Virtex-E デバイスの上部エッジにある LVPECL 入力が正しくコンフィギュレーションされていない

{SP2} (Xilinx Answer #9431): 3.1i BitGen - 「ERROR: 145 - Pin ... is a persistent pin, but a component ...」 というエラー メッセージが表示される

{SP1} (Xilinx Answer #9429): 3.1i Virtex-E BitGen – DLL の入力クロックとフィードバック パスの差異が 0.3ns より大きい

ケーブル

{SP1} (Xilinx Answer #8777): 3.1i MultiLINX ケーブル – Windows 98 SE および Windows 2000 を使用すると USB を介して接続できない

CHIP VIEWER

{SP6} (Xilinx Answer #10587): 3.1i CPLD ChipViewer - XC95288XL-6 デバイスを使用してレイアウトのサイズ変更を行うとプログラムが停止してしまう

{SP4} (Xilinx Answer #9382): 3.1i CPLD ChipViewer – 環境スペースが足りないため ChipViewer が起動しない

{SP4} (Xilinx Answer #9901): 3.1i ChipViewer - Timing Analyzer の結果が表示されない

CONSTRAINTS EDITOR

{SP2} (Xilinx Answer #8682): 3.1i Constraints Editor - クロック信号に対してどの I/O 標準も使用できない

CPLD

{SP8} (Xilinx Answer #10793): 3.3i CPLD XC9500XL Hitop - クロック イネーブルをエミュレートすると不正なロジックが作成される

{SP8} (Xilinx Answer #11466): 3.1i CPLD XC9500XL Hitop - XC95288XL の -6 スピード グレードに対するタイミング値を変更

{SP8} (Xilinx Answer #11467): 3.1i CPLD HPrep6 - XC9500XV ファミリでの JEDEC のサポート

{SP8} (Xilinx Answer #11113): 3.1i CPLD XC9500 Hitop - 不正な最適化により入力が削除されたり不正なロジックがインプリメントされる

{SP8} (Xilinx Answer #11027): 3.1i CPLD XC9500/XL Hprep6 - デバイス上でラッチが正常に機能しない

{SP8} (Xilinx Answer #11011): 3.1i CPLD XC9500/XL - CPLD のラッチがクリアになってしまう

{SP6} (Xilinx Answer #10585): 3.1i CPLD Hprep6 - XC9500 デバイスで操作とシミュレーションが一致しない

{SP3} (Xilinx Answer #9824): 3.1i CPLD HPrep6 - JEDEC での XC9500XV ファミリのサポート

{SP2} (Xilinx Answer #9731): 3.1i CPLD TAEngine - 95288xl-7 スピード グレードで -10 のタイミング値が表示される

{SP1} (Xilinx Answer #9004): 3.1i CPLD 9500XV Hitop - LVTTL 双方向信号しか許可されない

{SP1} (Xilinx Answer #4100): 3.1i XC9500 ファミリ Hitop - [未使用の I/O にプログラマブル グランド ピンを作成] オプションで指定したピンが PROHIBIT プロパティで除外されない

{SP1} (Xilinx Answer #9658): 3.1i CPLD TAEngine – タイミング制約のプロセスの際にワイルドカード (*) を使用できない

DESIGN MANAGER

{SP1} (Xilinx Answer #9606): 3.1i Design Manager – MPPR の実行後に自動的に作成されるポスト レイアウト タイミング レポートについて

ECS

{SP4} (Xilinx Answer #10280): 3.1i Foundation ISE - CLKDLL、CLKDLLE、CLKDLLHF、DCM の ECS プロパティが使用できない

FLOORPLANNER

{SP5} (Xilinx Answer #9934): 3.1i Floorplanner - LOC 制約の付いたピンの表示が Placement ウィンドウと Floorplan ウィンドウで異なる

{SP3} (Xilinx Answer #10014): 3.1i Floorplanner - デザインの読み込み中にツールが終了またはコア ダンプが発生してしまう

{SP2} (Xilinx Answer #9171): 3.1i Floorplanner - 制約が正しくインプリメントされない

{SP2} (Xilinx Answer #6240): 3.1i Floorplanner - 下位レベルのインスタンスを含めないように AG 制約を UCF に書き込む方法について

{SP2} (Xilinx Answer #8136): 3.1i Virtex-E Floorplanner - Floorplanner のセカンダリ DLL が表示されない

{SP1} (Xilinx Answer #2740): 3.1i Floorplanner – UCF ファイルのピン制約が Floorplanner で正しく表示されない

{SP1} (Xilinx Answer #9033): 3.1i Floorplanner - 「Error Portability 3: application has run out of memory or Segmentation Fault.」 というエラー メッセージが表示される

FPGA EDITOR

{SP7} (Xilinx Answer #10298): 3.3i FPGA Editor - IOB ブロックを編集中に 「FATAL_ERROR: Ncd:bascmtform.c:161:1.4 - Unable to find button PCI33_5...」 というエラー メッセージが表示される

{SP4} (Xilinx Answer #10015): 3.1i FPGA Editor - デザインの修正後に NCD ファイルが保存できない

{SP4} (Xilinx Answer #9975): 3.1i FPGA Editor - ILA の機能をインプリメントしようとするとアプリケーションが終了してしまう

{SP1} (Xilinx Answer #9357): 3.1i Virtex FPGA Editor - GLOBAL_LOGIC 信号にピンを追加するとクラッシュする

{SP1} (Xilinx Answer #8697): 3.1i FPGA Editor – [Trace Summary] ダイアログ ボックスで不正な制約が指定される

FPGA Express

{SP6} (Xilinx Answer #9464): 3.4 FPGA Express - 加算を含む Verilog の合成がうまくいかない

{SP6} (Xilinx Answer #7242): 3.4 FPGA Express - FPGA Epxress で ILDX_1 をインストールする際 ILD が挿入される

HARDWARE DEBUGGER

{SP1} (Xilinx Answer #9630): 3.1i Hardware Debugger – HP システムでプログラムを実行すると、内部 DCE スレッドでエラーが発生する

インストール

{SP1} (Xilinx Answer #9672): 3.1i サービス パック インストール – インストールをキャンセルしても 「Install Completed Successfully」 というメッセージが表示される

JTAG PROGRAMMER

{SP8} (Xilinx Answer #11428): 3.1i JTAG Programmer - XC9500XV デバイスのサポートについて

{SP8} (Xilinx Answer #11429): 3.1i JTAG Programmer - Virtex-II 用の暗号化ビットストリームのサポートについて

{SP8} (Xilinx Answer #10836): 3.1i XC18V00 JTAG Programmer - XC18V00 がデバイスとして認識されない

{SP8} (Xilinx Answer #11438): 3.1i Virtex-II JTAG Programmer - DONE 信号は High になるがデバイスは機能しない

{SP8} (Xilinx Answer #11152): 3.1i XC18V00 JTAG Programmer - XC18V00 がデバイスとして認識されない

{SP6} (Xilinx Answer #9452): 2.1i JTAG Programmer - BSDL JTAG - 「ERROR: JTag - Illegal character? (/37777777637) at line 633 in BSDL description...」 というエラー メッセージが表示される

{SP5} (Xilinx Answer #10405): 3.1i XC18V00 JTAG Programmer - 18V01、18V512、18V256 のプログラムと検証の間に NORMRST を追加する

{SP4} (Xilinx Answer #10252): 3.1i XC18v00 JTAG Programmer - [Option] ダイアログ ボックスの [Verify] オプションが使用できない

{SP4} (Xilinx Answer #10059): 3.1i JTAG Programmer - MultiLINX ケーブルを使用してパラレル モードで 18v04 をプログラムできない

{SP4} (Xilinx Answer #10253): 3.1i XC18v00 JTAG Programmer - SVF ファイルの USERCODE の値が不正となる

{SP4} (Xilinx Answer #9862): 3.1i XC18v00 JTAG Programmer - SVF の検証ができない

{SP4} (Xilinx Answer #10005): 3.1i XC18v00 JTAG Programmer - XC18V256 VQ44 が見つからない

{SP3} (Xilinx Answer #10018): 3.1i XC1800 JTAG Programmer – PROM の検証電圧マージンの変更

{SP2} (Xilinx Answer #9790): 3.1i JTAG Programmer - HP-UX が終了してしまう、または XChecker ケーブルに正しく接続できない

{SP2} (Xilinx Answer #9646): 3.1i JTAG Programmer - 書き込み保護を実行すると、チェックサムが一致しない

{SP2} (Xilinx Answer #9791): 3.1i Virtex JTAG Programmer - SVF ファイルでの DONE ピンの状態がチェックできない

{SP1} (Xilinx Answer #9647): 3.1i JTAG Programmer – SVF ファイルの生成時にエラーが発生する

{SP1} (Xilinx Answer #9645): 3.1i XC1800 JTAG Programmer - XC1804 が ISP モードのままになってしまうコマンド操作

{SP1} (Xilinx Answer #9644): 3.1i XC9500 JTAG Programmer – プログラムでエラーが発生した CPLD デバイスが消去されない

{SP1} (Xilinx Answer #8224): 3.1i XC18V00 JTAG Programmer - JTAG Programmer 3.1i では XC18V00 の SVF の生成がサポートされていない

MAP

{SP8} (Xilinx Answer #10946): 3.1i MAP – 「ERROR: MapLib:102 - BUFG symbol...driving CLKDLL must be driven by CLKDLL too.」 というエラー メッセージが表示される

{SP8} (Xilinx Answer #11481): 3.1i Virtex-II MAP - 不正なトリム処理により Virtex-II の PCI-X コアのタイミングが影響される

{SP8} (Xilinx Answer #11121): 3.1i Virtex-E MAP - 「FATAL_ERROR:Pack:pktvrmux.c:235:1.4.26.2 - The F5 multiplexer...」というエラー メッセージが表示される

{SP8} (Xilinx Answer #11122): 3.1i Virtex-II MAP - 「ERROR:MapLib:289 - DCM symbol...」というエラー メッセージが表示される (DCM DRC ルールが過剰に適用される)

{SP8} (Xilinx Answer #9597): 3.1i Virtex MAP - RLOC 制約のある XORCY が LUT に最適化され、パック エラーが発生する

{SP8} (Xilinx Answer #11503): 3.1i Virtex MAP - 反転がスライス RAM のデータ入力へプッシュされない

{SP8} (Xilinx Answer #11125): 3.1i Virtex MAP - XORCY が LUT と認識され、パック エラーが発生する

{SP7} (Xilinx Answer #10734): 3.1i Virtex MAP - FDS および FDRS が不正に同じスライスにパックされる

{SP7} (Xilinx Answer #10635): 3.1i SP6 Virtex/Spartan-II MAP - 関連のないパックが行われると MAP が停止する (PC でのみ)

{SP7} (Xilinx Answer #10890): 3.1i Virtex-II MAP - RLOC 制約を RAM64X2 または RAM128X1 で使用すると、パックが不正となりエラーが発生する

{SP7} (Xilinx Answer #10544): 3.1i Virtex-II MAP - 「ERROR:Portability:3 - This Xilinx application has run out of memory...」 というエラー メッセージが表示される。

{SP7} (Xilinx Answer #10879): 3.1i Virtex-II MAP - パックの変更により、Virtex-II スライスでデュアル ポート RAM とシングル ポート RAM の組み合わせが使用できない

{SP7} (Xilinx Answer #10321): 3.3i MAP - パッド レポートには VCCINT ピンと表示されている p13、p38、p118、p143 が XC2S30-PQ208 のデータシートでは NC ピン になっている

{SP6} (Xilinx Answer #10575): 3.1i Virtex MAP - BLKRAM と スライスに基づくエリア グループを併用すると正しく PCF に変換されない

{SP6} (Xilinx Answer #9940): 3.1i Virtex-E MAP - Windows 2000 を使用して NGD ファイルを読み込むとメモリが不足する

{SP5} (Xilinx Answer #10213): 3.1i Virtex MAP - 「FATAL_ERROR: MapHelpers: mhcconstimp.c:162:1,70,200,1 - resolveSiteType() ...」というエラー メッセージが表示される

{SP4} (Xilinx Answer #10254): 3.1i Virtex MAP - MAP で不正な NGM ファイルが生成されてシミュレーション結果に影響が出る

{SP4} (Xilinx Answer #9973): 3.1i Virtex MAP - 「ERROR:Pack:679 - Unable to obey design constraints …」 というエラー メッセージが表示される

{SP4} (Xilinx Answer #10026): 3.1i Virtex Map - ラッチを RAM/SRL16E とパックするとクロックの反転がうまくいかない

{SP3} (Xilinx Answer #10027): 3.1i Virtex MAP - 「ERROR:Pack:679 - Unable to obey design constraints …」 というエラー メッセージが表示される

{SP3} (Xilinx Answer #10028): 3.1i Virtex MAP - 「ERROR:Pack:679 - Unable to obey design constraints …」 というエラー メッセージが表示される

{SP2} (Xilinx Answer #9536): 3.1I Virtex-E MAP - MUXF5 が不正にトリムされ「Running Directed Packing...」 というメッセージが表示された後ツールが停止する

{SP2} (Xilinx Answer #9534): 3.1i Virtex-E MAP - 「FATAL_ERROR: Pack:pksvrsliceusg.c:508:1.20.10.1 Never found the LUT address signal」 というエラー メッセージが表示される

{SP2} (Xilinx Answer #9723): 3.1i Virtex MAP - RPM マクロのキャリー チェーンの配置がマップのトリムにより破損する

{SP2} (Xilinx Answer #9053): 3.1i Virtex MAP - INIT=R のある FDCP のインプリメンテーションおよびバック アノテーションでエラーが発生する

{SP1} (Xilinx Answer #9591): 3.1i Virtex MAP – モジュール デザインをまとめる際にコア ダンプ (バス エラー) が発生する

{SP1} (Xilinx Answer #9344): 3.1i Virtex MAP - 使用可能なレジスタが IOB にパックされない場合がある

{SP1} (Xilinx Answer #9077): 3.1i Virtex Map - 「ERROR:DesignRules:368 - Netcheck:Sourceless. Net $3I2/.....」というエラー メッセージが表示される

NCDesign

{SP5} (Xilinx Answer #10156): 3.1i Virtex-E NCDesign - XCV405E の IBUFG_LVDS がソフトウェアでサポートされていない

NGD2VER

{SP5} (Xilinx Answer #10302): 3.1i SP4 NGD2VHDL- Virtex-E の time_sim.vhd ファイルに X_CLKDLL2 モデル (VHDL) の FACTORY_JF が含まている (VHDL)

NGDANNO

{SP7} (Xilinx Answer #10904): 3.3i NGDAnno - NGDAnno を NGM ファイルで実行すると CLK ポートの遅延が大きくなる

{SP7} (Xilinx Answer #10903): MTI タイミング シミュレーション - 同じスライス内の SRL16 とフリップフロップ間の遅延が NGDAnno でアノテートされず、設定上の違反が発生する場合がある

NGDBUILD

{SP8} (Xilinx Answer #10719): 3.1i NGDBuild - 「ERROR:OldMap:661- FDC symbol "symbol_name" (output signal=signal_name) the attribute RLOC ...」 というエラー メッセージが表示される

{SP8} (Xilinx Answer #11529): 3.1i Virtex-II NGDBuild - 「ERROR:NgdBuild:468 - output pad net '<net>' is not driven by an output symbol (BUFGCE, BUFGCE_1).」 というエラー メッセージが表示される

{SP6} (Xilinx Answer #9573): 3.1i NGDBuild – 「Fatal-Error:Utilities:utilblist.c:234:1.4 MAX ELEMENT COUNT EXCEEDED.」 というエラー メッセージが表示される

{SP6} (Xilinx Answer #10223): 3.1i NGDBuild - XML パーサーの環境が正しく設定されていないため、テキストを別のコードに変換するファイルが見つからない

{SP2} (Xilinx Answer #9380): 3.1i NGDBuild - 「ERROR:NgdBuild:393 - Could not find INST(S) 'GRP0' in design 'top'...」 というエラー メッセージが表示される

{SP1} (Xilinx Answer #9573): 3.1i NGDBuild – 「Fatal-Error:Utilities:utilblist.c:234:1.4 MAX ELEMENT COUNT EXCEEDED.」 というエラー メッセージが表示される

パッケージ ファイル

{SP8} (Xilinx Answer #11509): 3.1i Spartan-II パッケージ ファイル - サービス パック 8 に含まれるパッケージ ファイルをアップデート

{SP5} (Xilinx Answer #10393): 3.1i Virtex-E パッケージ ファイル - パッケージ BG560 が XCV400E と XCV600E でも使用可能

{SP4} (Xilinx Answer #10259): 3.1i Virtex パッケージ ファイル - Virtex-II 用の新パッケージ ファイルがサービス パック 4 で利用可能

{SP3} (Xilinx Answer #10030): 3.1i XC4000XL/XC4000XLA パッケージ ファイル - ピンが見つからないために PAR の PAD ファイルが不完全になってしまう

{SP3} (Xilinx Answer #10031): 3.1i XC4000XLA パッケージ ファイル - XC4085XLA BG352 パッケージの不正なピン配置について

{SP3} (Xilinx Answer #10032): 3.1i Virtex パッケージ ファイル - XV150 FG456 で VCC ピンの J7 が見つからないために PAD ファイルが不完全になってしまう

{SP3} (Xilinx Answer #10037): 3.1i Spartan-II パッケージ ファイル - X2S15 TQ144 で NC ピンが見つからないために PAD ファイルが不完全になってしまう

{SP3} (Xilinx Answer #10050): 3.1i Spartan パッケージ ファイル - パッケージで NC ピンが見つからないために PAD レポートに影響が出る

{SP3} (Xilinx Answer #10051): 3.1i XC4000E パッケージ ファイル - 複数のパッケージ ファイルでピンが見つからないために PAD レポートに影響が出る

{SP3} (Xilinx Answer #10052): 3.1i Virtex パッケージ ファイル - Virtex の CB228 パッケージ ファイルのピンが見つからないために PAD レポートに影響が出る

{SP2} (Xilinx Answer #9711): 3.1i パッケージ ファイル - XC2S50 PQ208 パッケージの P39 が NC ではなく VCCINT と表示される

{SP2} (Xilinx Answer #9710): 3.1i Spartan-II パッケージ ファイル - X2S200 FG456 および BG352 のパッケージ ファイルで VCCINT ピンが見つからない

{SP2} (Xilinx Answer #3149): 3.1i パッケージ ファイル - Spartan XCS10 TQ144 で TMS ピンがボンディングされていない

PAR

{SP8} (Xilinx Answer #10865): 3.1i Virtex PAR - USELOWSKEWLINES 制約をネットに割り当てた際にバックボーン リソースが常に使用されるよう配線プログラムを変更

{SP8} (Xilinx Answer #11478): 3.1i Virtex PAR - MPPR のコスト テーブルと MPPR 以外のコスト テーブルの結果が異なる

{SP8} (Xilinx Answer #11103): 3.1i Virtex PAR - 「Error: DesignRules:475 - Netcheck: Improper routing. Signal INT_DPRA<0> is routed with far too many unbuffered connections....」 というエラー メッセージが表示される

{SP8} (Xilinx Answer #10825): 3.1i SP6 Virtex-II PAR - 配置直後にフロアプランされたデザインで basrtsanity エラーが発生する

{SP8} (Xilinx Answer #11482): 3.1i Virtex-II PAR - 「Finished Initial Timing Analysis」 というメッセージが表示された直後に配置プログラムが停止する

{SP8} (Xilinx Answer #11483): 3.1i Virtex-II PAR - 有効なエリア グループ制約が満たされない

{SP8} (Xilinx Answer #10998): 3.1i Virtex-E PAR - SelectI/O の DRC の直後に配置プログラムが停止する

{SP8} (Xilinx Answer #11104): 3.1i Virtex-II PAR - 「FATAL_ERROR:Place:basplmacrobas.c:432:1.8.22.1 - BAD MACRO...」というエラー メッセージが表示される

{SP8} (Xilinx Answer #11154): 3.1i Virtex-II PAR - TBUF ネットを単一の TBUF ドライバに配線できない

{SP8} (Xilinx Answer #11119): 3.1i Virtex-II PAR - DCM アプリケーションで「ERROR:Place:1781...」というエラー メッセージが表示される

{SP8} (Xilinx Answer #11499): 3.1i Virtex-II PAR - USELOWSKEWLINES 制約を使用してもクロック ネットがグローバル リソースに配線されない

{SP8} (Xilinx Answer #11501): 3.1i Virtex-II PAR - ロックされた TBUF を含むデザインで配置プログラムが停止する

{SP8} (Xilinx Answer #11502): 3.1i Virtex-II PAR - IOB から DCM 入力への専用配線リソースが使用されない

{SP8} (Xilinx Answer #11504): 3.1i Virtex PAR - エフォート レベルが低い方が良い配置結果が得られる場合がある

{SP8} (Xilinx Answer #11196): 3.1i Virtex-II PAR - タイミングを向上する段階でルータが停止する

{SP8} (Xilinx Answer #11255): 3.1i Virtex-II PAR - 差動クロック入力が正しく配線されない場合がある

{SP8} (Xilinx Answer #11506): 3.1i Virtex-II PAR - 配置プログラムが Reed-Solomon コアで RPM 制約に従わない

{SP7} (Xilinx Answer #10872): 3.1i Virtex-II PAR - Virtex-II デザインで PWR/GND ネットを配線中 PAR が停止する

{SP7} (Xilinx Answer #10705): 3.1i Virtex-II PAR - Virtex-II デザインで PWR/GND ネットを配線中 PAR が停止する

{SP7} (Xilinx Answer #10870): 3.1i Virtex-II PAR - LOC 制約をスライスに付加できない

{SP7} (Xilinx Answer #10868): 3.1i Virtex-II - エリア グループのある Virtex-II デザインで PAR を実行するとメモリが不足する

{SP7} (Xilinx Answer #10505): 3.1i Virtex-II PAR - 有効な DPRAM のマクロが配置できない

{SP6} (Xilinx Answer #10561): 3.1i Virtex-E PAR - F5/F6 MUX を含むスライスを配置できない

{SP6} (Xilinx Answer #10566): 3.1i Virtex PAR - 1 つの SIGPIN に信号が 2 つ配置されてしまう

{SP5} (Xilinx Answer #10392): 3.1i Virtex PAR – 「FATAL_ERROR:Route:basrtsanity.c:168:1.70.280.1 - Process will terminate.」というエラー メッセージが表示される

{SP5} (Xilinx Answer #10284): 3.1i Virtex PAR – 「FATAL_ERROR:Route:basrtalg.c:148:1.8.2.2 - deposit: vccgnd_splitnet...」 というエラー メッセージが表示される

{SP5} (Xilinx Answer #10312): 3.1i Virtex PAR - ChipScope のコアをインプリメントすると「0xC0000005 0x0693628F7」 というアプリケーション エラーが表示される

{SP4} (Xilinx Answer #8992): 3.1i XFLOW - 「ERROR:Trace:19 - Unable to access design file after Control-C (Ctrl-C) is used to interrupt PAR」 というエラー メッセージが表示される

{SP4} (Xilinx Answer #9437): 3.1i Virtex-E PAR - IOB に付けられた範囲制約を処理中に配置が停止する

{SP4} (Xilinx Answer #9873): 3.1i Virtex-E PAR - F5/F6 MUX を含むスライスが配置できない

{SP4} (Xilinx Answer #10256): 3.1i Virtex-E PAR - DLLIOB で使用される SelectI/O の入力と配置について

{SP4} (Xilinx Answer #10255): 3.1i Virtex PAR - Virtex のデザインで PWR/GND のランタイムが長すぎる

{SP4} (Xilinx Answer #10116): 3.1i PAR - PAR でメモリが不足する

{SP3} (Xilinx Answer #9372): 3.1i XC5200 PAR – XC5200 のデザインで MPPR PAR を実行すると 2 度目のパスでプロセスが停止する

{SP3} (Xilinx Answer #9725): 3.1i Virtex-E PAR - PAR の統計を作成する段階で時間がかかる

{SP3} (Xilinx Answer #9484): 3.1i PAR - 「Guided PAR fails with error : Place:489 The clock group consisting of the following components ...」 というエラー メッセージが表示される

{SP3} (Xilinx Answer #10049): 3.1i Virtex-E PAR - 配線で使用可能なロング ラインが使用されない

{SP2} (Xilinx Answer #9732): 3.1i Virtex PAR - V300CB228 デザインでデータ ファイルに問題があると内部エラーが発生する

{SP2} (Xilinx Answer #9729): 3.1i Virtex PAR - PWR/GND の配線中に PAR が中止する

{SP2} (Xilinx Answer #9519): 3.1i Virtex-E PAR - 「INTERNAL_ERROR:Place:baspltaskmincut.c:453:1.12 - Matcher did not find a solution」 というエラー メッセージが表示される

{SP1} (Xilinx Answer #9589): 3.1i Virtex PAR – ガイド PAR で「ERROR:Portability:3 - This Xilinx application has run out of memory.」 というエラー メッセージが表示される

{SP1} (Xilinx Answer #9588): 3.1i Virtex PAR – モジュール デザインの範囲制約で適用範囲が拡張されメモリが大量に消費される

{SP1} (Xilinx Answer #9359): 3.1i Virtex PAR - SRL16E のアドレス ピンが不正にスワップする場合がある

{SP1} (Xilinx Answer #9587): 3.1i XC4000XLA PAR – XC044XLA-HQ304 の VCC ピンのうち、パッド レポートでレポートされないものがある

{SP1} (Xilinx Answer #9345): 3.1i Virtex PAR – ブロック RAM を含む RPM マクロを使用したデザインで配置プロセスが中止する

{SP1} (Xilinx Answer #9250): 3.1i Virtex-E PAR – オフセット制約のあるデザインで PAR を実行するとメモリが不足する

{SP1} (Xilinx Answer #8937): 3.1i Virtex PAR - PWR/GND の配線中に PAR が中止する

PROJECT NAVIGATOR

{SP8} (Xilinx Answer #11456): 3.3i Foundation - デフォルトで Synopsys タイミング制約がエキスポートされる

{SP7} (Xilinx Answer #10886): Foundation ISE 3.3i - [Enable Verilog Pre-processor] オプションが機能しない

{SP7} (Xilinx Answer #10885): Foundation ISE 3.3i - [Enable Verilog Pre-processor] オプションが機能しない

{SP7} (Xilinx Answer #10884): Foundation ISE 3.3i - Project Navigator の [Language Assistant] でテンプレートが見つからない

{SP7} (Xilinx Answer #10883): Foundation ISE 3.3i、Synplify - 合成中にフロッピー ドライブ (a:) がアクセスされる Windows 98 の場合

{SP7} (Xilinx Answer #10486): 3.3i Foundation ISE、Synplify - 別のディレクトリにファイルを保存すると Synplify のフローがうまくいかない

{SP6} (Xilinx Answer #10236): 3.1i Foundation ISE、Project Navigator - 制約を変更するとプログラムが閉じてしまう (コード 0001)

{SP5} (Xilinx Answer #10415): 3.1i WebPACK/Foundation ISE - ABEL テスト ベクタのダブルクリックが使用できない

{SP5} (Xilinx Answer #10228): Foundation ISE 3.1i - Waveform Viewer のオンライン ヘルプが見つからない

{SP4} (Xilinx Answer #10225): 3.1i Foundation ISE - ABEL テスト ベクタ ファイル (.abv) が Project Navigator でサポートされない

{SP4} (Xilinx Answer #10226): Foundation ISE 3.1i - VHDL または Verilog ソース ファイルを追加すると Project Navigator が停止してしまう

{SP4} (Xilinx Answer #10227): 3.1i Foundation ISE - Foundation ISE から MPPR を起動するとコンピュータが停止してしまう

{SP4} (Xilinx Answer #10228): Foundation ISE 3.1i - Waveform Viewer のオンライン ヘルプが見つからない

{SP4} (Xilinx Answer #10204): Foundation 3.1i - インプリメンテーション後にデザイン入力とデザイン合成のツールボックスに疑問符が表示される

{SP3} (Xilinx Answer #9721): 3.1i Foundation ISE - 「MTI Error: Cannot open macro file: top.vfd' - this file is not created.」 というエラー メッセージが表示される

{SP3} (Xilinx Answer #9722): 3.1i Foundation ISE - FPGA Express のフローで [Insert I/O Pads] オプションがうまく機能しない

{SP2} (Xilinx Answer #9388): 3.1i Foundation ISE - Project Navigator から XCO ファイルをダブルクリックできない

PROM FILE FORMATTER

{SP3} (Xilinx Answer #9708): 3.1i PROM File Formatter - Spartan-II の PROM が選択できない (17S50XL、17S100XL、17S150XL、17S200XL)

{SP3} (Xilinx Answer #10034): 3.1i PROM File Formatter - 18V00 が PROM のデバイス リストに載っていない

{SP3} (Xilinx Answer #9569): 3.1i PROM File Formatter - 17S05XL のサイズ表示が間違っている

{SP2} (Xilinx Answer #9708): 3.1i PROM File Formatter - Spartan-II の PROM が選択できない

回路図キャプチャ

{SP4} (Xilinx Answer #10279) : Foundation 3.1i - デザインのネットリストをエキスポートするとモジュール conv_acs.dll でエラーが発生する

スピード ファイル

{SP8} (Xilinx Answer #11439): 3.1i Spartan-II スピード ファイル - サービス パック後の Spartan-II スピード ファイルの変更について

{SP8} (Xilinx Answer #11528): 3.1i スピード ファイル - サービス パック 8 で Virtex-II スピード ファイルを実測値に基づいてアップデート

{SP8} (Xilinx Answer #11530): 3.1i Virtex/Virtex-E スピード ファイル - Virtex/Virtex-E スピード ファイルの -0P に含まれる容量値が最新でない

{SP7 & SP6} (Xilinx Answer #10359): 3.1i スピード ファイル - 「WARNING: Timing:180 -Pulse- width error at comp "maindll"」 というエラー メッセージが表示される

{SP6} (Xilinx Answer #10582): 3.1i Virtex-E スピード ファイル - クロック スキューに影響するスピード モデルの問題

{SP6} (Xilinx Answer #10581): 3.1i Virtex-E スピード ファイル - Virtex-E グローバル クロック用に新規追加されたスピード モデル

{SP6} (Xilinx Answer #10395): 3.1i スピード ファイル - Spartan-II での ADVANCED MIN のサポートが利用可能

{SP6} (Xilinx Answer #9327): 3.1i Virtex-E スピード ファイル – 内部フィードバックのある DLL に接続されている LVDS 入力に 0.5 ns の追加遅延が必要

{SP4} (Xilinx Answer #10258): 3.1i スピード ファイル - 3.2i サービス パック 4 のスピード ファイルの変更について

{SP3} (Xilinx Answer #10054): 3.1i Virtex-E スピード ファイル - 「ERROR:Trace:1 - Invalid speed "min" specified on command line.」 というエラー メッセージが表示される

{SP3} (Xilinx Answer #10055): 3.1i Spartan-II スピード ファイル – Spartan-II の -5 スピード データが入手可能

{SP2} (Xilinx Answer #9704): 3.1i Virtex スピード ファイル - Virtex の新規スピード ファイル

タイミング

{SP8} (Xilinx Answer #10024): 3.1i Timing Analyzer - ホールド違反のラベルabel (-Th) がレポートされない

{SP8} (Xilinx Answer #3855): 3.1i タイミング - 表示されるワーストケースが不正 (日本語版)

{SP8} (Xilinx Answer #3870): 3.1i タイミング - SRL16 のパラメータが不正

{SP7} (Xilinx Answer #10905): 3.3i Timing Analyzer - Virtex では温度の設定ができない

{SP7} (Xilinx Answer #10520): 3.1i TRCE - XML タイミング レポートがデフォルトで自動生成されない

{SP6} (Xilinx Answer #10264): 3.1i Timing Analyzer - CPLD に対して空のカスタム解析レポートが開いてしまう

{SP4} (Xilinx Answer #9619): 3.1i FPGA Editor - IOB で信号 0 が駆動されるように指定するとコア ダンプが発生する

{SP3} (Xilinx Answer #9297): 3.1i タイミング - 複数サイクル (FROM:TO) のパス制約が PERIOD 制約で使用される

{SP1} (Xilinx Answer #3513): 3.1i Timing Analyzer – レポートをスクロールすると GDI リソースがすべて使用される

UNISIM

{SP6} (Xilinx Answer #10578): 3.1i UNISIM - シミュレーションにリセット パルスがない場合、CLKDLLHF の LOCK 信号がアクティブにならない (Verilog の場合) (Verilog)

{SP6} (Xilinx Answer #10577): 3.1i Mentor SIMPRIM - X_LUT4、X_LUT3、および X_LUT2 シンボルに INIT プロパティがない

{SP6} (Xilinx Answer #9215): 3.1i Virtex-E UNISIM - シミュレーションが開始してから 1 周期の間クロックが Low の場合、シミュレーションで CLKDLL がロックされない

{SP6} (Xilinx Answer #10469): 3.1i UNISIMS、SIMPRIMS - RST がアサートされ、信号間で競合がある場合、デュアル ポート ブロック RAM の出力がリセットされない

{SP5} (Xilinx Answer #10414): 3.1i UNISIMS - unisim_VITAL_RAMB16_S9_Sx モデル (VHDL) でメモリのスペースが重なってしまう (VHDL) (VHDL)

XST

{SP8} (Xilinx Answer #11469): 3.1i XST - XST で Verilog のバス上の負論理が不正に処理される (a = !b)

{SP8} (Xilinx Answer #11470): 3.1i XST - RTL と XST で生成したネットリストでシミュレーションが一致しない

{SP8} (Xilinx Answer #11471): 3.1i XST - 異なるビット長のワイヤ上の論理 AND に対して不正なロジックが生成される

{SP7} (Xilinx Answer #10899): 3.1i XST - 特定の Verilog パラメータを使用すると内部エラーが発生し XST が停止する

{SP7} (Xilinx Answer #10898): 3.1i XST - 特定のアレイを含むデザインのシミュレーションを実行すると、XST の出力でエラーが発生する

{SP7} (Xilinx Answer #10897): 3.1i XST - 「ERROR:NgdBuild:432 - logical block 'ram_instance' with type 'RAM64X2S_1' is unexpanded」 というエラー メッセージが表示される

{SP7} (Xilinx Answer #10894): 3.1i XST - レコード タイプを使用すると内部エラーが発生することがある

{SP7} (Xilinx Answer #10896): 3.1i XST - XST がサポートする VHDL の translate_off/translate_on 制約について

{SP6} (Xilinx Answer #10573): 3.1i XST - XST で Verilog ファイルを合成するとき 50% で停止する

{SP6} (Xilinx Answer #10572): 3.1i XST - XST で有効な Verilog 演算子「%」 がエラーとなる (VLG__2008)

{SP6} (Xilinx Answer #10571): 3.1i XST - [Add I/O buffers] がオフの場合「c00000fd (スタック オーバーフロー)」 というアプリケーション エラーが発生し、プログラムが停止する

{SP6} (Xilinx Answer #10570): 3.1i XST - 「Extracting 1-bit register for internal node.」 の行の後で XST が停止する

{SP6} (Xilinx Answer #10082): 3.1i XST/WebPACK - HDL ファイルと XST.exe の合成中に Project Navigator が停止してしまう
AR# 11403
日付 08/19/2002
ステータス アーカイブ
種類 一般
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