AR# 11560

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LogiCORE SPI-4.2 (POS-PHY L4) v3.x - Verilog シミュレーションがうまくいかず RDat バスのデータがシンク FIFO で異なる順序になる

説明

キーワード : POS PHY, PL4, core, simulation, rising, falling, edge, Verilog-XL, timing, race condition, byte swapped, Sink FIFO, コア, シミュレーション, 立ち上がり, 立ち下がり, エッジ, 立ち上がりエッジ, 立ち下がりエッジ, タイミング, レース コンディション, バイト スワップ, シンク

重要度 : 標準

概要 :
ザイリンクス POS-PHY L4 コアでタイミング シミュレーションを実行すると、バックアノテートされたモデルにより作成されたレース コンディションのため、シミュレーションがうまくいきません。

シミュレータからエラー メッセージは表示されませんが、PL4 のシンク側ロジックの出力が不正になります。 典型的な現象としては、シンク FIFO の出力でデータの並べ替えが起こります (バイト ペアがスワップされる)。

この問題が発生するかどうかはシミュレータによって異なります。 たとえば、Verilog-XL でこの問題が発生します。

ソリューション

1

この問題は 4.1i リリースで修正されています。 4.1i 以降のソフトウェア リリースにもこの修正が含まれています。

最新の ISE ソフトウェアは、次のサイトから入手できます。
http://support.xilinx.co.jp/xlnx/xil_prodcat_landingpage.jsp?title=ISE+WebPack

2

この問題を回避するには、<XILINX>verilogsrcsimprims (<XILINX> はザイリンクス ソフトウェアのインストール ディレクトリ) にある x_inv.v ファイルを変更します。

次の行

specparam ODLYLH = 100:100:100, ODLYHL = 100:100:100;

これを次のように変更します。

specparam ODLYLH = 10:10:10, ODLYHL = 10:10:10;
AR# 11560
日付 05/03/2010
ステータス アーカイブ
種類 一般
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