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AR# 11628

4.1i HDL Bencher - 複数のクロックがあるデザインでの HDL Bencher の使用について

説明

キーワード : HDL Bencher, simulation, testbench, multiple, clock, VHDL, Verilog, time, edge, シミュレーション, テストベンチ, 複数, クロック, 時間, エッジ

重要度 : 標準

概要 :
4.1i HDL Bencher ではクロック タイミングの実行時にクロックのソースを 1 つだけ指定できます。 テストベンチの生成時に、どのように複数のクロック ソースを指定しますか。

ソリューション

1

その他のクロックが 1 つのクロックの偶数倍の場合

クロック タイミングを使用し、最速のクロックを元のクロックとして選択します。 次にパターン ウィザードを使用し、その他のクロックを X サイクルごとにトグルします。

たとえば、元のクロックが 100 MHz の場合、パターン ウィザードを使用すると clock2 は 2 サイクルごとにトグルできるため、clock2 は 25 MHz になります。

2

クロックがそれぞれ独立している場合

クロック タイミングよりも、組み合わせタイミングを使用します。 全クロックが正しい周波数でトグルするよう、正確な時間の尺度を選択してください。

3

5.1i HDL Bencher では複数のクロックを使用できます。 どの信号をクロックとして使用するかを定義でき、残りの信号を特定のクロックと関連付けられます。
AR# 11628
日付 08/11/2003
ステータス アーカイブ
種類 一般
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