AR# 11680

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SYNPLIFY - ファンアウトの高いラインで BUF の挿入をディスエーブルにする方法

説明

キーワード : BUF, Synplify, insert, insertion, 挿入

重要度 : 標準

概要 :
Synplify のデフォルトでは、デザインのタイミングを向上させるため、ファンアウトの高いラインに BUF が挿入されます。

これをディスエーブルにする方法を示します。

ソリューション

1

合成ですべての接続が維持されるよう syn_keep 属性を使用します。

Verilog

module example (<port list>);

wire [7:0] temp /* synthesis syn_keep = 1 */;

2

VHDL

library synplify;
use synplify.attributes.all;

entity example is
port ( <port list> )
end entity;

architecture XILINX of example is

signal temp : bit_vector (7 downto 0);
attribute syn_keep of temp : signal is true;
AR# 11680
日付 04/20/2007
ステータス アーカイブ
種類 一般
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