AR# 11719

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6.1i CORE Generator、SimPrim - Pos-Phy Level 3 および FlexBus-4 コアのバックエンド シミュレーション中に問題が発生する (VHDL)

説明

キーワード : CORE Generator, COREGen, PosPhy, BlockRAM, FlexBus, VHDL, simulation, back-annotated, シミュレーション, バックアノテーション

重要度 : 標準

概要 :
Pos Phy Level 3 または FlexBus-4 コアを含むデザインのバックアノテート (タイミング) シミュレーション中に、セットアップ違反になります。

ソリューション

これらのコアでは、非同期クロックを使用しています。 現在のシミュレーション モデルを使用した場合にクロック ドメインが変わると、セットアップ違反が発生することがあります。 このモデルは今後のリリースで修正される予定です。

当面の間は、デザイン全体またはブロック RAM インスタンスでのみタイミング チェックをオフにして問題を回避してください。

タイミング チェックをグローバルにオフにするには、MTI VSIM コマンド ラインまたは Verilog-XL/NC-Verilog コマンド ラインで +notimingcheck オプションを使用します。

ブロック RAM インスタンスでのみタイミング チェックをオフにするには、ザイリンクス ツールでバックアノテートされたネットリストの RAMB4* および RAMB16* インスタンスの generic map に次のような修正を加えます。

1. ネットリストで X_RAMB4 および X_RAMB16 のインスタンスを検索します。
2. X_RAM* インスタンスは、それぞれ次のように始まっています。

X_RAMB16_S36_S36
generic map (
INIT_A => X"000000000",
INIT_B => X"000000000",
......

3. 次のように、各インスタンスに timingcheckson という新しい行を追加します。

X_RAMB16_S36_S36
generic map (
timingcheckson => false, -- NEW GENERIC MAP ADDED
INIT_A => X"000000000",
INIT_B => X"000000000",
.....

この属性を使用すると、特定のインスタンスのタイミング チェックをオフにできます。
AR# 11719
日付 07/28/2010
ステータス アーカイブ
種類 一般
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