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AR# 11747

9.1i PLACE - 「ERROR:Place:1721- The current designer-locked placement of the IOB xx and yy makes this design unroutable due to a physical routing limitation...」というエラー メッセージが表示される

説明

キーワード : place, 1721, clock, DDR, ERROR:Place:17, ERROR:Place:1721, 配置, クロック

PAR で次のようなエラー メッセージが表示されます。

"ERROR:Place:1721 - The current designer locked placement of the IOBs GLOBAL_RESET and MC_MC_IN(1) makes this design unroutable due to a physical routing limitation. This device has a shared routing resource connecting the ICLK and OTCLK pins on pairs of IOBs. This restriction means that these pairs of pins must be driven by the same signal or one of the signals will be unroutable. Before continuing with this design, please unlock or move one of these IOBs to a new location."

または

"ERROR:Place:17 - The current designer locked placement of the IOBs dimm1_dq_io<38> and dimm1_dqs_out<13> makes this design unroutable due to a physical routing limitation. This device has a shared routing resource connecting the ICLK and OTCLK pins on pairs of IOBs. This restriction means that these pairs of pins must be driven by the same signal or one of the signals will be unroutable. Before continuing with this design, please unlock or move one of these IOBS to a new location."

問題の原因は何ですか。

ソリューション

1

このエラー メッセージは、レジスタ、特にデュアル データ レート (DDR) フリップフロップを使用した 2 つの隣接する IOB が、共有配線リソースが使用されている場合、クロック ピン (ICLK1、ICLK2、OTCLK1、OTCLK2) で同じクロック信号を使用しないと配線できない状態になることを示します。

Virtex-II では、次の図で示すように IOB は 4 つずつのグループになっています。

1 グループに 4 つの IOB
1 グループに 4 つの IOB


各 IOB グループには CLB から IOB へ信号を送信するスイッチ マトリックスがあります。 スイッチ ボックスからクロック ピンへの配線リソースは、IOB ペアで共有されます。このため、隣接する IOB のペアで同じクロック入力を使用する必要があります。DDR フリップフロップを使用する場合、隣接する IOB で、同じクロック ピンに対して同じ 2 つのクロック信号を供給する必要があります。次の FPGA Editor の図は 1 IOB ペアの接続を示しています。

IOB ペアのクロック配線
IOB ペアのクロック配線


赤色でハイライトされているラインは IOB ペアの共有クロック入力です。このため、各ペア (FPGA Editor では上下のペア) に配線できるのは、ICLK1 および ICLK2 ピンを使用した 2 つの入力クロックのみです。同様に、各ペアには OTCLK1 および OTCLK2 ピンに 2 つの出力クロックしか接続できません。

どのピンがクロック リソースを共有するかを確認するには、FPGA Editor を使用します。FPGA Editor で デザインを開き、上下 2 つの IOB の ICLK ピンを確認すると、2 つの IOB に対するクロック入力がスイッチ マトリックスの同じ出力から供給されていることがわかります (ローカル ラインおよびピン ワイヤをオンにする必要があります)。IOB ペアは LVDS IOB ペアと同じなので、ピン割り当てにパッケージのピン配置表を使用して、競合を避けることができます。Virtex-II Pro の場合も基本的には同じですが、例外もあります。詳細は (Xilinx Answer 18780) を参照してください。

この配線エラーの原因となる最も一般的なデザイン エラーは次のとおりです。

- 複数のフリップフロップが 3 つ以上の入力クロックまたは 3 つ以上の出力クロックを使用する IOB ペアに制約されていて、ペアの各 IOB に対し共有配線リソースが 2 つしかない。

- 両方のクロック ピン (1 つは IOB に内部反転) に同じクロック信号を持つ DDR を含む IOB が同じクロック信号を使用しない IOB とペアになっている。

場合によっては、関連しているレジスタの 1 つを IOB にパックする必要がありません。この場合、UCF ファイルに次の制約を追加することでこの問題を回避することができます。

INST "ff_name" IOB = FALSE ;

IOB レジスタのパックを必ず行わなければならない場合は、ピン ロケーションの割り当てを変更する必要があります。

2

この問題の原因となっている配置が、配線可能な場合もあります。ただし、一方の IOB に不正なフリップフロップが使用されているため、クロックが配線不可能になります。

マップでは IOB の BEL 制約がサポートされており、IOB で使用するフリップフロップを指定し、DDR 以外のレジスタで発生するクロックの競合を可能な限り回避するように設定できます。BEL 制約に使用できる値は、IFF1、IFF2、OFF1、OFF2、TFF1、および TFF2 です。次は UCF 制約の例です。

INST "ff_inst" bel = IFF1 ;

3

(Xilinx Answer 18780) に記載されている問題も、Virtex-II Pro デバイスで DCM の隣に配置されている IOB タイルで同じ問題を引き起こします。この場合、アンサー 18780 に記載されているように環境変数を設定すると、この問題を回避できます。タイミング ドリブン オプション (-timing) を使用して MAP を実行した場合は、環境変数を設定した後、MAP を再実行してから、PAR を実行してください。
AR# 11747
日付 10/13/2008
ステータス アクティブ
種類 一般
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