AR# 11846

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3.1i CORE Generator 3.1i IP4 - SpeedWave 7.0 で lfsr_v1_0.vhd ファイルをコンパイルするとエラーが発生する

説明

キーワード : CORE Generator, COREGen, SpeedWave, errors, エラー

重要度 : 標準

概要 :
SpeedWave 7.0 で lfsr_v1_0.vhd ファイルをコンパイルすると、次のようなエラー メッセージが表示されます。

VHDL Compiler, Release 7.01
Copyright (c) 2001, Innoveda, Inc.
Working library XILINXCORELIB ".\xilinxcorelib.lib".

Compiling ".\src\xilinxcorelib\lfsr_v1_0.vhd" line 1...
Library synopsys.lib (logical name: "SYNOPSYS") opened implicitly. (libAccess/124)
Compiled entity XILINXCORELIB.DVUNIT_BHV

Compiling ".\src\xilinxcorelib\lfsr_v1_0.vhd" line 58...
ERROR[138]::File .\src\xilinxcorelib\lfsr_v1_0.vhd" Line 191: Choice expression should be locally static.

ソリューション

1

LFSR V1.0 を使用しており、今後それをすぐに使用しない場合は、VHDL 解析順序ファイルから lfsr_v1_0.vhd ファイルを削除すれば、コンパイル エラーは発生しません。

LFSR v1_0 コアを使用する場合、コアを生成してインプリメントすることはできますが、 ビヘイビア シミュレーションは実行できません。 ただし、NGDBuild 後のシミュレーションを実行するオプションはあります。 詳細については、(ザイリンクス アンサー #8065) を参照してください。

2

LFSR でビヘイビア シミュレーションを実行するには、次の手順に従います。

1. lfsr_v1_0.vhd の 102 〜 133 行 (CASE から END CASE までの CASE 文全体) をコメントにします。

2. コメントにした行の代わりに次の行を挿入します。 cur_state <= 0;

これにより DATA_VALID および NEW_SEED 出力の機能が完全に切り離されるため、これらの出力ポートが存在する場合はコアを生成しないでください。 この回避策で問題の CASE 文を削除すると、コードをコンパイルできるようになります。

3

lfsr_v1_0.vhd ファイルには、ModelSim VHDL シミュレータでは検出されなかった問題があります。 ザイリンクスでは、現在 ModelSim でのみ XilinxCoreLib をテストしているので、ほかのシミュレータを使用すると問題が検出される可能性があります。

この問題は、将来の 4.1i IP アップデートで修正される予定です。 ただし、IP 開発者は現在 NC-VHDL にアクセスできないので、どの IP アップデートに修正が含まれるかは未定です。

4

この問題を回避するには、XNOR フィードバックを使用して Fibonacci インプリメンテーションをベースに LFSR を作成してください。
AR# 11846
日付 08/23/2002
ステータス アーカイブ
種類 一般
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