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AR# 11906

LVDS などの差動入力、SSTL/HSTL などの VREF 入力のあるバンク、または未使用 I/O バンクで、VCCO は必要か

説明

UltraScale、7 シリーズ、Zynq-7000、Virtex-II/-II Pro/-4/-5/-6、Spartan-3 /3E /3A /3AN /3A DSP /6 の、LVDS などの差動入力、SSTL/HSTL などの電圧基準入力の場合、次の質問があります。

1. 入力 (または双方向) I/O ピンに対し、VCCO 電源供給を特定レベルにしておく必要は、やはりあるのか。

2.VCCO 電源供給は未使用バンクに必要なのか。

ソリューション

LVDS などの差動入力、そして SSTL、HSTL、HSUL などの電圧基準 (VREF) の入力の場合、入力/レシーバー回路は、VCCAUX または VCCAUX_IO (7 シリーズおよびUltraScale の HP バンクの場合など) により、電源供給されます。このため、差動および VREF I/O 規格は、VCCO に依存しないものとみなされ、I/O 規格出力に必要な電圧レベルと同じレベルに、VCCO レベルを保つ必要はありません。しかし、いくつか重要な注意事項があります。

a) VIN に対するデータシート要件 (SelectIO ピンの電圧範囲) を常に満たす必要があります。VIN の絶対最大定格 (通常は表 1) と、VIN の推奨動作コンディション (通常は表 2) の両方が、この対象になります。 

b) ダイオードしきい値の電圧分 (約 0.5V)、VIN が VCCO を超過する場合、入力電圧クランプ ダイオードは順バイアスになります。VCCO に電源電圧が供給されていない、またはその電圧レベルが低い場合、この状態が発生する可能性があります。この状況を回避するには、VCCO の電圧レベルをよき入力の高電圧値 (プラス、任意のオーバーシュートを考慮) よりも高く、0.5V のダイオード電圧より低くします。たとえば、最大入力高電圧 (オーバーシュートを含む) が 2.5V の場合、VCCO を 2.5V - 0.5V = 2.0V より高くする必要があります。

注記 : 7 シリーズ、Zynq-7000、UltraScale、Virtex-II、Virtex-II Pro、Virtex-4、Virtex-5、Virtex-6、Spartan-3、Spartan-3E など、ほとんどの FPGA および AP (All Programmable) デバイスにあるクランプ ダイオードは、I/O 規格によって有無が変わるものではなく、常に存在します。しかし、Virtex、Spartan-3A、Spartan-6 などのファミリには、PCI I/O 規格が I/O でコンフィギュレーションされている場合にバイアスになる、オプションの N-Well があります。このタイプのファミリでは、PCI I/O 規格の 1 つが特定 I/O ピン用にコンフィギュレーションされている場合にのみ、クランプ ダイオードがあります。

c) VCCO 電源供給の場合、DCI をサポートするファミリおよびバンクの DCI 分割終端入力に適切な終端を付ける必要が常にあり、またオプションの内部差動終端抵抗 (DIFF_TERM = TRUE) を使用する場合にも適切な終端を付ける必要が常にあります。詳細は、該当する FPGA の『SelectIO ユーザー ガイド』の DCI および差動終端抵抗に関するセクションを参照してください。

2. 完全未使用の I/O バンクで、そのバンクの VCCO ピンをフロートさせたままにしておくと、VCCO ピンとバンクの I/O ピンの ESD 保護レベルが下がるため、一般的には推奨されません。しかし、ピン配置アレイの内側の行に接続されていないはんだボールで ESD が発生することはあまりないため、ハイ リスクとみなされません。

アンサー レコード リファレンス

関連アンサー レコード

AR# 11906
日付 04/28/2014
ステータス アクティブ
種類 一般
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