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AR# 11958

4.1i Project Navigator - テストベンチのポートがソース

説明

キーワード : port, std_logic, vector, downto, testbench, source, ポート, ベクタ, テストベンチ, ソース

重要度 : 標準

概要 :
VHDL ソース ファイルでポートが「std_logic_vector (0 downto 0)」と宣言されているのに、Project Navigator で生成された VHDL テストベンチには、このポートが「std_logic」となっています。

このため、ModelSim で次のような警告メッセージが表示されます。

"# WARNING[1]: file.vhd(xx): Types do not match for port xxx."

シミュレーションは、このエラーのため開始されません。

ソリューション

テストベンチを Project Navigator で生成する場合、「std_logic_vector (0 downto 0)」はソース ファイルに使用できません。 ソース ファイルのポートを「std_logic」に変更する必要があります。

この問題は、5.1i ソフトウェア リリースで修正されています。
AR# 11958
日付 08/11/2003
ステータス アーカイブ
種類 一般
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