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AR# 12012

4.1i UniSim、SimPrim - デュアル ポート ブロック RAM モデルのシミュレーションにおける制限 (VHDL、Verilog)

説明

キーワード : UniSim, SimPrim, Simulation, functional, timing, VHDL, Verilog, block RAM, blockRAM, ramb4, シミュレーション, ファンクション, タイミング, ブロック RAM

重要度 : 標準

概要 :
デュアル ポート ブロック RAM のシミュレーション モデルには、ハードウェアの機能と比較すると制限があります。

ソリューション

1

ファンクション シミュレーション

1. RAMB16* コンポーネントでのメモリ競合に対してインスタンス名はレポートされない (Verilog シミュレーションのみ)
メモリ競合が検出されても、エラー メッセージにインスタンス名は示されません。 シミュレーションおよびデバイス動作中に、メモリ競合が発生しないよう注意してください。 この問題は、将来のソフトウェア リリースで修正される予定です。

2. RAMB16* モデルで競合のすべての組み合わせが検出されない (VHDL および Verilog シミュレーション)
デュアル ポート ブロック RAM コンポーネントで、競合のすべての組み合わせが検出されない場合があります。 シミュレーションおよびデバイス動作中に、メモリ競合が発生しないよう注意してください。 この問題は、将来のソフトウェア リリースで修正される予定です。

2

タイミング シミュレーション

1. RAMB16* モデルで競合の重大度を変更できない (VHDL タイミング シミュレーションのみ)
デュアル ポート ブロック RAM コンポーネントで、メモリ競合の重大度を変更できません。 このため、メモリ競合が発生すると、シミュレーションが停止します。 シミュレーションおよびデバイス動作中に、メモリ競合が発生しないよう注意してください。 この問題は、将来のソフトウェア リリースで修正される予定です。

2. RAMB4* コンポーネントでスティミュラスの組み合わせによっては競合が不正に検出される (Verilog シミュレーションのみ)
Verilog SimPrim RAMB4 デュアル ポート RAM コンポーネントを使用すると、同じクロックがポート A とポート B に使用されていても、競合が正しく検出されません。 同じクロック サイクルで書き込みが行われているポートで読み込みを行わないようにしてください。 この問題は、将来のソフトウェア リリースで修正される予定です。
AR# 12012
日付 05/05/2004
ステータス アーカイブ
種類 一般
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