2. サポート
  3. AR# 1201: Synopsys, XACT: What is the latest version of XBLOXGEN?/Where to get XBLOXGEN?
  4. AR# 12018: 4.1i CORE Generator - Virtex and Virtex-II COREGen adds BUFG for a clock signal when the "Add Pad" feature is used.

AR# 12018

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4.1i CORE Generator - [パッドを追加] がオンになっているとクロック信号で BUFG が追加されてしまう (Virtex および Virtex-II)

説明

キーワード : CORE Generator, COREGen, Virtex, Virtex-II, IBUF, BUFG, NGDBuild, MAP, MapLib:32, マップ, クロック信号, パッド, 追加

重要度 : 標準

概要 :
デザインにコア モジュールが含まれる場合、4.1i インプリメンテーション ツールを使用すると次のような MAP のエラー メッセージが表示されます。

ERROR:MapLib:32 - LUT4 symbol "BU2" (output signal=N61) has an equation that uses an input pin connected to a trimmed signal. Make sure that all the pins used in the equation for this LUT have signals that are not trimmed (see trim report for details on which signals were trimmed).

ソリューション

CORE Generator の [パッドを追加] チェック ボックスは、[プロジェクト オプション] → [出力ファイル] → [エラボレーション オプション] フィールドにあります。 [パッドを追加] がオンになっていると Virtex および Viortex-II のクロック信号で IBUFG の代わりに BUFG が挿入されます。 必要な IBUFG が適切な入力クロック信号に接続されていないために、ロジックがトリムされ、上記のような MAP エラーが発生します。

Virtex の場合、この問題を回避するには、CORE Generator で生成された EDIF ネットリストを編集します。 BUFG へのリファレンスをすべて IBUFG に変更してください。 使用するコアによって、クロックのインスタンスは異なります。

Virtex-II の場合、IBUFG の後に BUFG を挿入する必要があります。BUFG の各インスタンスの前に IBUFG を挿入してください。E_IP1 をインストールし、(ザイリンクス アンサー #12757) の手順に従うようお勧めします。

Virtex の問題は、4.1i IP アップデート #1 (E_IP1) で修正されています。

Virtex-II の場合、この問題は 4.1i IP アップデート #2 (E_IP2) で修正される予定です。
AR# 12018
日付 09/11/2003
ステータス アーカイブ
種類 一般
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