UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 12063

4.1 HDL Bencher - バックアノテートされた Verilog シミュレーションで、リセット/プリセットを持つ同期エレメントが初期化されない

説明

キーワード : post, translate, Verilog, simulation, GSR, initialize, Bencher, ポスト, 変換, シミュレーション, 初期化

重要度 : 標準

概要 :
バックアノテートされた Verilog シミュレーションを実行すると、GSR 信号がトグルされるまで、リセット/プリセットを持つ同期エレメントが初期化されません。

ソリューション

これらのエレメントを初期化するには、シミュレーション開始時にグローバル セット/リセット (GSR) をトグルする必要があります。これにより、FPGA のパワー オン リセットがエミュレートされます。

これを行うには、次のコードを Verilog テストベンチに追加します。

reg GSR;
assign glbl.GSR = GSR;
initial begin
GSR = 1;
#100 GSR = 0;
end

メモ : GSR ポートをバックアノテートされたシミュレーション ファイルに追加する必要はありません。

ここの記載されていることは、HDL Bencher で直接行うことはできません。TBW ソースからテストベンチを生成して、テストベンチにコードを追加する必要があります。
AR# 12063
日付 08/12/2003
ステータス アーカイブ
種類 一般
このページをブックマークに追加