UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 12235

7.1i CPLD CPLDFit - 「Warning:hi1014" or "CPLD:939 - Unable to map all desired signals..buffering signal 」という警告メッセージが表示される

説明

キーワード : 6.3i, 6.2i, 6.1i, 5.2i, 5.1i, 4.2i, 4.1i, 3.1i, Hitop, warning, hi1014, buffering, 警告, バッファ

重要度 : 標準

概要 :
デザインをインプリメントしようとすると、次の警告メッセージが表示されます。

"WARNING:CPLD:939 - Unable to map all desired signals into FB10 because too many inputs (>36) are required. Buffering output signal ldata<9> to allow all signals assigned to this function block to be placed."

これはどういう意味ですか。

ソリューション

ほとんどの場合、ファンクション ブロック入力が十分にないか、または指定のマクロセルに論理式をフィットさせるのに十分な積項がありません。 このため、ロジックが別のマクロセルに配置され、指定したマクロセルの出力に配線されてしまいます。 元のマクロセルではファンクション ブロック 1 つと積項 1 つのみが使用されます。 この結果、ロジック遅延が追加されてしまいます。 この遅延が許容範囲であれば、警告メッセージは無視しても問題ありません。

例 :

元の論理式 :
denable <= a or b or c; // ピン XX、マクロセル YY、ファンクション ブロック ZZ にマップされる

バッファを付けた論理式 :
denable <= d_buff; // ピン XX、マクロセル YY、ファンクション ブロック ZZ にマップされる
d_buff <= a or b or c; // ZZ 以外のファンクション ブロックにマップされる

追加のタイミング加算器を使用できず、ピンを移動できない場合は、ファンクション ブロック ZZ のほかのピンが割り当てられた出力を移動すると、問題を解消できることがあります。 ピンを移動できない場合は、MAXPT 制約を使用して異なる論理式にバッファを付けることができます。 MAXPT 制約の詳細は、(Xilinx Answer 17293) を参照してください。
AR# 12235
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加