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AR# 12290

3.1i CORE Generator - デュアル ポート ブロック メモリをシミュレーションすると、パイプライン A に指定されているメモリが範囲外であることを示す警告が表示される

説明

キーワード : CORE Generator, COREGen, dual, port, block, memory, design error, out, range, pipeline, Verilog, behavioral, simulation, XilinxCoreLib, デュアル ポート, ブロック, メモリ, デザイン エラー, 範囲, パイプライン, ビヘイビア, シミュレーション

重要度 : 標準

概要 :
CORE Generator のデュアル ポート ブロック メモリを使用したデザインをシミュレーションすると、次の警告メッセージが表示されます。

WARNING [STX-RNGDEF]:
/nfs/ibu_apps/xilinx/E.30/verilog/src/XilinxCoreLib/BLKMEM-
DP_V3_0.v, line 783: module BLKMEMDP_V3_0, instance
ao16f_fifo32x32_1rs_1w.uMEM.inst, Design Error: Out of range
memory select on pipelinea. [1] is selected, but only [0:0] is defined.

ソリューション

Verilog ビヘイビア モデルの blkmemdp_v3_2.v および以前のバージョンの dp blk メモリに問題があります。 この問題は次の IP アップデートで修正される予定です。

このリリース以前に修正を希望する場合は、次の Web ページからテクニカル サポートの方へお問い合わせください。
http://support.xilinx.co.jp/support/clearexpress/websupport.htm
ウェブ ケースの登録の際には、このアンサー レコード番号 (#12290) を記入してください。
AR# 12290
日付 08/23/2002
ステータス アーカイブ
種類 一般
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