AR# 12378

Virtex-II/Pro - DCM の位相シフト出力が最大値の 255 または遅延ラインの上限に達した場合の動作

説明

キーワード : Virtex-II, phase, shift, DCM, counter, overflow, pro, 位相, シフト, カウンタ, オーバーフロー

DCM の位相シフト出力が最大値の 255 または遅延ラインの上限に達した場合、どうなりますか。DCM の位相シフトカウンタが最大値の 255 に達した場合、何が示されますか。

ソリューション

DCM を 255 (または -255) を超えてインクリメント/ディクリメントしても、遅延ラインは変化せず、位相シフトは行われません。この場合、位相シフト値は +255 (-255) のままで、DPS オーバーフロー信号 (STATUS[0]) が High になります。位相シフト値が逆方向に変化すると、DPS オーバーフロー信号は Low に戻ります。

位相シフト値が 255 (-255) に達しなくても、位相シフトが遅延ラインの範囲を超える場合は、位相シフトは行われません。位相シフト値は、位相シフトカウンタが +/-255 になるまでインクリメント/ディクリメントし続けます。DPS オーバーフロー信号 (STATUS[0]) は High になります。位相シフト値が逆方向に変化し、遅延ラインでの有効な絶対遅延に対応する値になると、DPS オーバーフロー信号は Low に戻ります。

位相シフト値が 255 (-255) に達すると、位相シフトカウンタは、ディクリメントされるまで最大値 255 のままになります。カウンタが最大値に達した状態は、Status[0] により示されます。

メモ :
1. 遅延ラインの範囲は、 Virtex-II および Virtex-II Pro データシートのモジュール 3 の「DC とスイッチング特性」 (下のリンクを参照) で説明されている FINE_SHIFT_RANGE 値で指定されています。
2. FINE_SHIFT_RANGE 値で制限される変数および固定位相シフトの詳細は、Virtex-II および Virtex-II Pro のユーザーガイドの「設計に関する注意事項」の「デジタルクロックマネージャ (DCM)」セクションを参照してください。
3. 実際の遅延ラインは、FINE_SHIFT_RANGE よりも長い場合もありますが、FINE_SHIFT_RANGE までの遅延のみが保証されます。設計の際はこの範囲を考慮に入れ、STATUS[0] を使用して最大位相シフトを示すようにする必要があります。

Virtex-II Pro データシート :
http://www.xilinx.com/support/documentation/data_sheets/ds083.pdf
Virtex-II Pro および Virtex-II Pro X FPGA ユーザーガイド :
http://japan.xilinx.com/support/documentation/user_guides/j_ug012.pdf

Virtex-II FPGA データシート :
http://japan.xilinx.com/support/documentation/data_sheets/j_ds031.pdf
Virtex-II Platform FPGA ユーザーガイド :
http://japan.xilinx.com/support/documentation/user_guides/j_ug002.pdf

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AR# 12378
日付	12/15/2012
ステータス	アクティブ
種類	一般

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