AR# 12406

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Virtex-II/-II Pro - クロック転送で 50/50 のデューティ サイクルを得る方法

説明

クロック入力のデューティ サイクルは 50/50 です。しかし、このクロックを出力に転送すると 50/50 のデューティ サイクルは見られません。50/50 のデューティ サイクルでクロックを出力または転送するにはどうすればよいでしょうか。

ソリューション

デューティ サイクルには次の要素が影響します。

1.I/O 規格の切り替えスピードが 50/50 のデューティ サイクルを保持するのに十分な速さであることを確認してください。これは信号に IBIS シミュレーションを実行して確認する必要があります。

2. I/O 規格の中には立ち上がり時間と立ち下がり時間が非対称のものがあり、高周波数ではデューティ サイクルの歪みにつながります。これは IBIS シミュレーションでも確認できます。HSTL、SSTL、LVCMOS の DCI バージョンはより対称的になっています。

3. 100MHz を超える周波数で 50/50 のデューティ サイクルを得るには、デューティ サイクル修正モードで DCM を使用する必要があります。

4. 周波数が 250MHz を超えるデザインの場合、DCM の CLK0 と CLK180 の両方を次のように使用します。

- BUFG に接続されている DCM の CLK0 を DDR FF の C0 に、そして D0 入力を VCC に接続します。
- 別の BUFG に接続されている DCM の CLK180 を DDR FF の C1 に、そして D1 入力を GND に接続します。

メモ :

- 上記の DDR FF のコンフィギュレーションには、DDR FF にローカル クロック反転を 使用しないでください
- IOB または CLB にローカル クロック反転を使用すると、クロックの立ち上がり時間から約 140ps 差し引かれている場合があります。これはワーストケースの数値で、内部的なものです。つまり、周波数が 250MHz 未満のデザインの場合は、ローカルの CLB/IOB 反転を使用すると、内部的に 45 - 55% 得られます。
上述のように DDR をコンフィギュレーションすると、クロック ツリーにクロック信号がとどまり、デザインを一番忠実に表現できます。

5. 複数の DCM 出力が使用されている場合は、チップの同じ側にある BUFGMUX に接続する必要があります。さらに、各 DCM は最大 4 つの BUFGMUX に接続することができ、その組み合わせは決まっています。詳細は、(ザイリンクス アンサー 12246) を参照してください。

6. 250MHz を超える周波数の場合は、LVDS I/O 規格の使用を考えてください。
AR# 12406
日付 01/22/2013
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP
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