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AR# 12514

LogiCORE SPI-4.2 (POS-PHY L4) バージョン 3.x - PL4 コアでクロックの数を少なくする方法

説明

キーワード : POS PHY Level 4,PL4, clock, CLK, BUFG, SPI 4.2, レベル, クロック

重要度 : 標準

概要 :
PL4 クロックには 12 個のクロック バッファが必要です。 6 つのクロック、6 つの追加クロック入力 (SrcFFWClk、SnkFFRClk、RCalClk、TCalClk、TStatClk、RStatClk) です。

この値を低減する方法はありますか。

ソリューション

多くのアプリケーションでは、共有クロック リソースによりこれら 6 個のクロック入力を駆動できます。 次のクロックの対が通常 1 組となっており、一般的なアプリケーションで共通クロック ドメインを共有できます。

SrcFFWClk および SnkFFRClk
RCalClk および TCalClk
TStatClk および RStatClk

また、このコアでは次の出力を介して内部クロックにアクセスできます。

SysClk_GP -- SysClk の 1/2 の周波数
RDClk_GP -- PL4 バス入力 RDClk の 1/2 の周波数
RSClk_GP -- RDClk の 1/4 の周波数
TSClk_GP -- PL4 バス入力 TSClk により駆動

これらのクロック出力は、グローバル クロック バッファで駆動されます。 これらはユーザー ロジックに接続するか、Virtex-II クロック リソースを使用せずにコアのクロック入力に戻すことができます。 信号の入力と出力が正しく同期化され、それぞれの関連クロックでサンプル化されているか確認してください。
AR# 12514
日付 05/03/2010
ステータス アーカイブ
種類 一般
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