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AR# 12682

10.1 回路図 - デザイン エレメントに VHDL キーワードが使用されていると、デザイン フローが Verilog でも DRC でエラーがレポートされる


キーワード : Verilog, VHDL, IN, OUT, INOUT, keywords, ECS, reserved, portability:111, Schematic, Editor, 入力, 出力, 入出力, キーワード, 予約

Verilog 合成フローを使用していますが、回路図を合成すると、次のようなエラー メッセージが表示されます。

"WARNING:Portability:111 - Message file "SchematicEditor.msg" wasn't found.
ERROR:Schematic Editor - "in" is a reserved keyword for vhdl.
ERROR:Schematic Editor - "out" is a reserved keyword for vhdl.
EXEWRAP detected a return code of '1' from program 'sch2verilog'"

VHDL フローで Verilog キーワードを使用しても、同じようなエラー メッセージが表示されます。


ECS 5.1i
ネット名またはコンポーネント名に、VHDL または Verilog のキーワードは使用できません。この問題を回避するには、信号名を VHDL、Verilog のキーワードでない名前に変更してください。たとえば、INPUT、OUTPUT、IN、OUT、INOUT は使用できません。

ECS 6.1i 以降

Verilog フローでは Sch2Verilog プログラムが、VHDL フローでは Sch2VHDL プログラムが実行されます。これら 2 つのプログラムで、回路図の DRC (デザイン ルール チェック) が実行されます。ECS で [Edit] -> [Preferences] をクリックし、[Schematic Editor] の下の [Check] をクリックします。[Check VHDL Reserved Keywords] をオフにすると、Sch2Verilog で VHDL キーワードはチェックされません (Sch2VHDL ではチェックされます)。[Check VHDL Reserved Keywords] がオンの場合は、Sch2Verilog と Sch2VHDL の両方で VHDL キーワードがチェックされます。

[Check Verilog Reserved Keywords] をオフにすると、Sch2VHDL で Verilog キーワードはチェックされません (Sch2Verilog ではチェックされます)。[Check Verilog Reserved Keywords] がオンの場合は、Sch2Verilog と Sch2VHDL の両方で Verilog キーワードがチェックされます。
AR# 12682
日付 12/15/2012
ステータス アクティブ
種類 一般