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AR# 13062

5.1i CORE Generator - 3.1i のデザインをインポートするとポートの不一致または未接続ポートを知らせるメッセージが表示される

説明

キーワード : block memory, blk mem, CORE Generator, COREGen, simulation, NGDBuild, port mismatch, unconnected ports, ブロック メモリ, シミュレーション, ポート, 不一致, 未接続ポート

重要度 : 標準

概要
3.1i CORE Generator からデザインをインポートすると、ポートの不一致または未接続ポートを知らせるメッセージが表示されます。

ソリューション

CORE Generator 3.1i では、VEO ファイルのポート名に大文字が使用されていましたが、4.1i、4.2i および 5.1i では VEO およびラップ ファイルのポート名に小文字が使用されています。 コアを含む既存の 3.1i デザインで、デザイン ファイルの Verilog インスタンシエーションを変更せずにコアを 4.1i 、4.2i または 5.1i で再生成すると、ビヘイビア シミュレーションおよびインプリメンテーション中にポート名の不一致が発生します。

デザイン ファイル (Verilog ソース コード) またはシミュレーション テストベンチをアップデートして、新しいインスタンシエーション テンプレートを使用します。これで、ポート名の大文字と小文字の不一致の問題は回避できます。

Verilog のビヘイビア シミュレーションを実行する場合は、シミュレーション ツールにポート名を大文字に変換するオプションが含まれていることがあります。

例 :

Verilog-XL :
verilog -u

ModelSim :
vlog -u
AR# 13062
日付 03/04/2008
ステータス アーカイブ
種類 一般
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