AR# 13076

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4.2i ISE - ザイリンクス プリミティブの HDL 構文の入手先について

説明

キーワード : syntax, Xilinx, primitives, HDL, Verilog, VHDL, プリミティブ

重要度 : 標準

概要 :
『ライブラリ ガイド』にはザイリンクス デザイン エレメントの回路図は紹介されていますが HDL 構文が記述されてません。 ザイリンクス プリミティブの HDL 構文の入手先はどこですか。

ソリューション

このコンポーネントのインスタンシエーション構文は UniSims ライブラリにあります。 次のファイルを参照してください。

VHDL 構文

$Xilinx?_vhdl?_src?_unisims?_unisim_VCOMP.vhd

Verilog 構文

$?_Xilinx?_verilog?_src
AR# 13076
日付 08/11/2003
ステータス アーカイブ
種類 一般
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