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AR# 13093

LogiCORE SPI-4.2 (POS PHY L4) v3.x - RStat[1:0] に対する RSCLK のタイミングが SPI-4 Phase 2 仕様に準拠していない

説明

キーワード : POS PHY Level 4,PL4, RSCLK, RStat, SPI 4.2, timing, レベル, タイミング

重要度 : 標準

概要 :
RStat[1:0] に対する RSCLK のタイミングが、SPI-4 Phase 2 仕様に準拠していません。

ソリューション

これはデザインの問題ではありません。ボードのレイアウトを簡略化するため、意図的に仕様とはタイミングを変えてあります。

OIF-SPI4-02.0 仕様の図 6.15 では RStat[1:0] の遷移と同時に RSCLK が Low から High に遷移すると記述されていますが、RStat[1:0] が遷移すると RSCLK は High から Low に遷移し、1/2 クロック周期後に Low から High に遷移します。

これにより十分なサンプルが生成され、RStat[1:0] が RSCLK の立ち上がりエッジに対して保持されます。 仕様をこのように変更しないと、RStat[1:0] に対して RSCLK 信号が遅れるか、OIF に準拠した TSCLK または TStat[1:0] 入力を駆動する前に PCB で反転します。

コアの RSCLK 出力でクロックを反転することにより、PCB レベルで煩雑にならないように防ぐことができます。 この変更がデザイン要件に合わない場合は、ザイリンクスまでご連絡ください。仕様に完全に準拠したバージョンをお送りします。 TSCLK および TStat[1:0] 入力のタイミングは、仕様に準拠しています。

メモ : PL4 v4 では、ラッパ ファイルにあるスタティック コンフィギュレーション信号を使用して、この機能のオン/オフ切り替えができます。 このスタティック コンフィギュレーション信号についての詳細は、PL4 v4 のデータシートを参照してください。
AR# 13093
日付 05/03/2010
ステータス アーカイブ
種類 一般
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