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AR# 13152

4.2i Foundation Logic Simulator (Aldec) - Functional Simulation and Hardware works, but Timing Simulation displays "?" on waveform outputs

説明

キーワード : Foundation, Aldec, simulator, Functional, Timing, ?, hardware, Synopsys, Express, question mark, unknown, シミュレータ, タイミング, ハードウェア, クエスチョン マーク

重要度 : 標準

概要 :
ファンクショナル シミュレーションおよびハードウェアでは問題がないのですが、タイミング シミュレーションの波形出力にクエスチョン マークが表示されます。 この問題の原因を追求すると、あるコンポーネントへの入力が未予期値で、その入力を駆動しているコンポーネントの出力が予期値であることがわかりました。

ソリューション

この問題は、Synopsys の FPGA Express で生成された time_sim ネットリストに原因があります。 FPGA Express は、同名の EDIF ネットリストを出力しますが、大文字/小文字は区別されません。

たとえば、「N115」と「n115」は、大文字/小文字が区別されるインプリメンテーション ツールでは、それぞれ別名として有効ですが、Foundation のシミュレータおよび ModelSim では、大文字/小文字が区別されないため、この 2 つは同名 (同一) と見なされます。

この問題を回避するには、time_sim.edn ファイルで重複するネットの名前のどちらかを変更します。
AR# 13152
日付 08/11/2003
ステータス アーカイブ
種類 一般
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