UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 13164

3.x FPGA Express - 「Error: Signal or port name expected as actual in association element. (VSS-806)」というエラー メッセージが表示される

説明

キーワード : FPGA Express, Orcad, Port, VHDL, 4.1i, ポート

重要度 : 標準

概要 : PORT MAP を次のように割り当てました。

U0 : fmap PORT MAP( I1 => A(8), I2 => B(8), I3 => ADD, I4 => 'Z', O => I8);

このように割り当てると、FPGA Express で次のエラー メッセージが表示されます。

Error: Signal or port name expected as actual in association element. (VSS-806)

Cadence Orcad v14 を使用して VHDL ファイルを作成する場合に、オープンなポートがすべてこの方法で割り当てられていると問題になります。

ソリューション

This error is generated when a port map in a component instantiation statement associates an actual that is not a signal or a port name with a formal (that is a port name).

この問題を回避するには、ダミー信号を作成し、これに Z を割り当て、未接続のポートをマップします。

例 :

signal high_Z : std_logic;

これに Z を割り当てます。

high_Z <= 'Z';

U0 : fmap PORT MAP( I1 => A(8), I2 => B(8), I3 => ADD, I4 => high_Z, O => I8);
AR# 13164
日付 08/11/2003
ステータス アーカイブ
種類 一般
このページをブックマークに追加