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AR# 13288

4.2i Foundation - シミュレータのオプションがバックアノテートされたネットリストへ与える影響

説明

キーワード : Foundation, Aldec, Classic, simulation, options, VHDL, netlist, time_sim, NGD2VHDL, NGD2VER, design, back-annotated, シミュレーション, オプション, ネットリスト, デザイン, バックアノテート

重要度 : 低

概要 :
Foundation Aldec ツールを使用しています。 [Design] → [Options] → [Simulation] をクリックすると、シミュレーション ツールを選択できます。 これらの選択は、バックアノテートされたネットリストに、それぞれどのような影響を与えるのでしょうか。

ソリューション

選択するシミュレーション ツールによって異なりますが、[Edit Options] にリストされているオプションは、自動的に設定されます。

たとえば、「Verilog-XL」が選択されている場合、[Include 'uselig directive in Verilog file] というオプションが自動的に設定されます。 「ModelSim Verilog」が選択されている場合は、このオプションは設定されません。

これらのオプションは、NGD2VHDL、NGD2EDIF、NGD2VER に渡されます。
AR# 13288
日付 08/11/2003
ステータス アーカイブ
種類 一般
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