UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 13609

CPLD - タイミング シミュレーションでロジックの動作が不正な場合の確認事項

説明

キーワード : Problem Solver, timing simulation, プロブレム ソルバ, タイミング シミュレーション

タイミング シミュレーションでロジックの動作が不正な場合の確認事項を示します。

ソリューション

1. レジスタがトグルしていない場合は、(Xilinx Answer 15564) を参照してください。
2. 最速のスピード グレード デバイスでデザインを再インプリメントします (ロジック パスのスピードが十分でない場合など)。
3. 最適化オプションを [Balance] または [Density] ではなく [Speed] に設定して、デザインを再インプリメントします。 このオプションによりフィッタでロジックがフラット化され、ロジック パス全体の速度が向上します。
4. マクロセルを低電力モードではなく高速モードに設定して再インプリメントします。
メモ : これは、XC9500/XL/XV ファミリにのみ適用されます。
5. クロック周波数を低くします。 これにより、セットアップ タイム違反があるかどうかを確認できます。
6. タイミングが満たされなかったパスのタイミング制約を厳しくするか、パスにタイミング制約を追加します。

AR# 13609
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加