UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 13643

4.2i Timing Analyzer/TRCE (Trace) - タイミング レポートで Tdcmino の負の数値が非常に大きくなる

説明

キーワード : Tdcmino, DCM, skew, hold, setup, negative, スキュー, ホールド, 設定, 負、ネガティブ

重要度 : 標準

概要 :
デザインの Tdcmino の値が極端で、クロックのスキュー低減が過剰になります。 原因を教えてください。 解決策を教えてください。

ソリューション

Tdcmino の数値は、DLL によりクロックのスキューが低減される量です。 Tdcmino は、フィードバック パスでローカル配線が使用されることが原因で、非常に大きな負の値 (~10ns) になることがあります。 この長い配線は DLL によるもので、これにより実際のクロック スキューが過剰に調整されます。

これを調べるには、入力ピンから DCM およびグローバル バッファ、そして DCM へと、フィードバック パスを FPGA Editor で確認します。 チップ全体にわたり交差するラインがある場合、DCM およびグローバル バッファの配置に問題がある可能性があり、このためルータがフィードバック パスにローカル配線を使用します。 フィードバック パスの余分な遅延により、クロック パスが過剰に調整されます。

詳細については、(ザイリンクス アンサー #13024) を参照してください。
AR# 13643
日付 01/18/2010
ステータス アーカイブ
種類 一般
このページをブックマークに追加