AR# 13701

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4.1i XST - 「ERROR:Xst - file_name.v Line #. parse error」というエラー メッセージが表示される

説明

キーワード : parse, error, Verilog, endmodule, identifier, 解析エラー, XST, 構文

重要度 : 標準

概要 :
4.1i デザインを XST で合成した際に、Verilog デザインに構文の間違いがあると、「parse error」というエラー メッセージが表示される場合があります。

この問題は、5.1i リリースで修正されています。

ソリューション

1

Verilog ファイルにファイルを閉じる endmodule キーワードがないと、このエラーが発生することがあります。 ツールはソース コードを解析した後 unisim_comp.v ファイルに移行しますが、unisim_comp.v ファイルの module キーワードの前に endmodule キーワードがないため、構文に問題があると判断します。

この問題を解決するには、Verilog ソース ファイルを見直し、module 宣言の最後に endmodule キーワードがあることを確認してください。

2

定数を指定する際、定数の幅を指定しなくてもかまいませんが、その場合、デフォルトの定数幅 32 ビットが使用されます。

この問題を回避するには、定数の幅を指定してください。
AR# 13701
日付 08/06/2003
ステータス アーカイブ
種類 一般
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