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AR# 13851

5.1i Timing Analyzer/TRCE (Trace) - 解析されるタイミング パスの増加 (tshckof5)

説明

キーワード : distributed, RAM, tshckof5, items, paths, timing, TRCE, disable, 4.1i, 5.1i, 分散, パス, タイミング, ディスエーブル

重要度 : 標準

概要 :
以前に作成したデザインを 4.1i サービス パック 3 を使用して解析すると、以前よりも多くのパスが解析されます。 理由は何ですか。 また、どうすればディスエーブルできますか。

ソリューション

1

4.1i サービス パック 3 では、タイミング パラメータ "tshckof5" がイネーブルです。このパラメータは分散 RAM スライスで始まる非同期ポイントです。 つまり、データを同期書き込み後に分散 RAM の出力に送ることができます。 以前は、分散 RAM を通過する非同期パスのみが解析されていました。

これらのパスをディスエーブルにするには、一般的な TIG 制約を使用してください。

2

遅延パラメータ tshckof5 は次の UCF 制約を使用してもディスエーブルにできます。

DISABLE="tshckof5"

メモ : これで、遅延パラメータ tshckof5 を含むパスがすべてディスエーブルになります。
AR# 13851
日付 01/18/2010
ステータス アーカイブ
種類 一般
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