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AR# 13882

Virtex-II DCI - BitGen の FreezeDCI オプションを使用すると、テブナン終端を施した I/O で予期せぬ DC オフセットが見られる (HSTL、SSTL、GTL、LVDS)

説明

キーワード : Virtex-II, DCI, FreezeDCI, BitGen, DC, offset, split, termination HSTL, SSTL, LVDSEXT, LVDS, オフセット, テブナン終端

(Xilinx Answer 13012)で説明されているように、BitGen の FreezeDCI オプションを使用すると、テブナン終端を施した I/O で予期せぬ DC オフセットが見られます。

ソリューション

この現象は、DCI クロックをフリーズした場合に予期される結果です。DC オフセットは、次の I/O 標準に影響を与えることがあります。

DCI ドライバ : HSTL_II_DCI、HSTL_IV_DCI、SSTL2_II_DCI、SSTL3_II_DCI、GTL
DCI レシーバ : HSTL (All)、SSTL (All)、GTL、LVDS_DCI、LVDS_EXT_DCI

SSTL が最も影響を受けます (+/-100mV のDC オフセット)。FreezeDCI を使用すると、すべての電圧と温度においてワースト ケースのエラー率が 5% 上がります。それでも、これは最適な信号終端方法です。レジスタの終端はチップ上では行われないため、レジスタを使用した方法よりも有効です。

DC オフセットはバンク間に発生します。1 つのバンクにあるすべての I/O は DC オフセットが同じなので、バンク内に同じバスの I/O を配置しておくと、オフセットが回避されます。I/O 標準では Vcco が高いとオフセットが大きくなることがあります。場合によっては、Vcco が 3.3V で、DC オフセットが +/-100mV よりも大きくなる場合があります。DCI エラー許容度の詳細は、(Xilinx Answer 11814) を参照してください。
AR# 13882
日付 12/15/2012
ステータス アクティブ
種類 一般
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