AR# 1396

4.2i Foundation - IPAD4/8/16、OPAD4/8/16、または IOPAD/4/8/16 コンポーネントに LOC 制約を設定すると、LOC が無視される

説明

キーワード : LOC, Macro, IPAD8, OPAD8, IPAD16, OPAD16, IPAD4, OPAD4, constraint, attribute, pin, location, マクロ, 制約, 属性, ピン, ロケーション

重要度 : 標準

概要 :
Xilinx ライブラリのバス接続された I/O パッド (IPAD4/8/16、OPAD4/8/16、および IOPAD4/8/16) にロケーション (LOC) 制約を加えると、LOC が無視されます。

ソリューション

1

この問題の回避策として、Xilinx ライブラリコンポーネントをユーザーライブラリにコピーする方法があります。こうすることにより、その下の回路図を編集し LOC 属性を追加できます。

コンポーネントを複数コピーすることが必要な場合があります。たとえば、それぞれ異なる LOC 属性のセットを持った IPAD4 コンポーネント 2 個を配置する場合、IPAD4 のコピーを 2 つ作成してそれぞれに、異なる LOC を追加する必要があります。 Xilinx ライブラリコンポーネントのコピー方法については、(ザイリンクスアンサー #1657) を参照してください。

コンポーネントをコピーした後、シンボルの下の回路図を編集して LOC 属性を追加します。

1. Schematic Editor を開きます。
2. [File] → [Open] をクリックして、マクロのリストから、コピーしたマクロを選択します。
3. 個々のパッドシンボルに LOC 属性を追加します。

2

LogiBLOX ユーティリティを使用する方法もあります。 (メモ : LogiBLOX は FPGA デザインでしか使用できません。)

1. Foundation Project Manager で、[Tools] → [LogiBLOX] をクリックします。
2. [Module Type] → [Pads] (入力、出力、双方向のいずれか) をクリックします。
3. Pad LOC 属性により I/O パッドのピン位置が指定されます。

特定のピンに位置を割り当てるには、位置の前にビット識別子を付けます。ピリオドで区切って、複数のビットを割り当てることができます。たとえば、バス幅が 8 ビットの場合、次のように割り当てることができます。

PAD_LOC=0:P44.2:P45.7:P46

これで、Bit 0 が Pad 44 に、Bit 2 が Pad 45 に、Bit 7 が Pad 46 に割り当てられます。

メモ : カンマでビット割り当てを区切ることはできません。

3

UCF (User Constraints File) の使用

たとえば、A[7:0] というバス (IPAD8/OPAD8 と IBUF8/OBUF8 の間) は、UCF で次の構文を使用してピン固定できます。

NET A<7> LOC = P18;
NET A<6> LOC = P19;
NET A<5> LOC = P20;
NET A<4> LOC = P23;
NET A<3> LOC = P24;
NET A<2> LOC = P25;
NET A<1> LOC = P26;
NET A<0> LOC = P27;

PAD が階層の下位レベルにある (最上位以外) 場合は、次の構文を使用します。

NET INSTANCE_NAME/A0 LOC = P15;

INSTANCE_NAME は階層ブロック名、A0 は A バスの 0 ビットです。バスのビット数は、山かっこ <> で囲まないでください。

4

CPLD のデザインでは、ピンのロックに GYD ファイルを使用することもできます。

GYD ファイルはデザインをフィットするときに自動的に作成され、フィットしたデザインのピン配置が含まれています。ピン割り当てを修正または変更するには、テキストエディタで GYD ファイルを編集します。

GYD ファイル修正後にデザインをインプリメントするときは、[Implementation Options] ダイアログボックスで適切な GYD ファイルを選択してください。こうすることにより、正しい GYD ファイルのピン配置が使用されます。

このアンサーレコードはお役に立ちましたか?

AR# 1396
日付	08/12/2003
ステータス	アーカイブ
種類	一般

このページをブックマークに追加